具有写辅助电路的sram读优选位单元的制作方法
【专利说明】具有写辅助电路的SRAM读优选位单元
[0001] 相关申请的交叉引用
[0002] 本申请按照35U. S. C. § 119(e)要求于2012年8月3日以Jung等人的名义提交 的美国临时专利申请No. 61/679, 650的权益，其公开内容通过援引全部明确纳入于此。
【背景技术】
[0003] 领域
[0004] 本公开的各方面涉及存储器电路，尤其涉及具有写辅助电路的静态随机存取存储 器（SRAM)位单元。
[0005] 背景
[0006] 随着半导体技术的尺寸缩小，越来越多的晶体管可被集成到单一芯片中。然而，由 于随机掺杂波动（RDF)、线边缘粗糙（LER)以及短沟道效应（SCE)(它们更大程度地影响小 几何尺寸器件，因为阈值电压能影响单元内的各个晶体管），阈值电压（Vth)的波动随着工 艺尺寸缩小而增大。结果，更难以分析在半导体芯片上使用一个单元而不是在同一芯片上 使用不同单元的结果。
[0007] 尤其是，因为静态随机存取存储器（SRAM)是片上系统（SoC)的组件之一并且占据 SoC的很大一部分，所以SRAM单元通常是使用非常小的晶体管设计的，以便实现高集成密 度。从而，SRAM的稳定性和写入能力逐渐降级，且对于SRAM而言用平面块体金属氧化物场 效应晶体管（MOSFET)在更小的工艺尺寸（诸如22nm工艺尺寸或更小）中实现足够的成品 率非常有挑战性。
[0008] 极薄绝缘体上硅（ETSOI)材料是用于22nm及以下技术节点以解决平面块体 MOSFET的问题的有吸引力的候选。图1示出具有背栅的ETSOI结构的示意横截面视图。
[0009] 晶体管100被示为具有源极102、栅极104和漏极106,它们创建出控制沟道107 中在源极102和漏极106之间的电流的变化电场。掩埋氧化物（BOX)层108将源极102、栅 极104和漏极106电隔离，直到在源极102、栅极104和漏极106触点上施加了适当的电压 而在栅极104下创建了电场。允许电流的绝缘体层109使栅极104与沟道107绝缘。背栅 110由阱触点112控制，阱触点112也电耦合于基板114 ;背栅110可被用来更精确地控制 源极102和漏极106之间的电场以打开沟道107。Vth是被指定以创建跨栅极104的适当 电场的阈值电压，该适当电场允许电流在沟道107中在源极102和漏极106之间流动。 [0010] 随机掺杂物波动（RDF)是Vth变化的主要贡献因素，且极薄绝缘体上硅（ETSOI) 材料通过在栅极104之下使用未掺杂沟道来减少RDF。进而，由于薄沟道107体，ETSOI材 料提供了比平面体块MOSFET更好的短沟道控制。此外，具有薄BOX层108的ETSOI器件 可通过经由阱触点112改变背栅电压来控制Vth，其类似于其中控制基板电压的平面体块 MOSFET中的管体偏置。然而，当施加正向管体（基板114)偏置时，泄漏电流（即，在平面 体块MOSFET的源极102和漏极106之间流动的电流）由于p-n结泄漏电流（在基板114 和源极102/漏极106之间）而急剧增大。这种正向偏置向沟道107提供了足够的电场，这 允许源极102和漏极106之间的电流，即便在沟道107被设计成关闭时。平面体块MOSFET 管体偏置办法中的这种泄漏电流限制了被用来控制RDF和其他Vth问题的管体偏置电压范 围。
[0011] 概述
[0012] 本公开描述了用于具有写辅助电路的静态随机存取存储器的方法和装置。
[0013] 在本公开的一方面中，静态存储器单元包括具有第一背栅节点的第一传输门晶体 管和具有第二背栅节点的第二传输门晶体管。该单元进一步包括具有第三背栅节点的第一 下拉晶体管以及具有第四背栅节点的第二下拉晶体管。该第一下拉晶体管和该第二下拉晶 体管的源节点被电耦合到该第一、第二、第三和第四背栅节点以形成公共节点。
[0014] 在本公开的另一方面中，一种方法提供存储器单元，该存储器单元具有包括第一 背栅节点的第一传输门晶体管和包括第二背栅节点的第二传输门晶体管。第一下拉晶体管 包括第三背栅节点，而第二下拉晶体管包括第四背栅节点。该第一和第二下拉晶体管的源 节点被电耦合到该第一、第二、第三和第四背栅节点以形成公共节点。该方法包括将该公共 节点的电势升高到高于地。该方法还包括当该公共节点的电势高于地时使电流通过该第一 传输门晶体管和该第二传输门晶体管。
[0015] 在本公开的另一方面中，一种静态存储器单元包括具有第一背栅节点和读优选栅 长的第一传输门晶体管以及具有第二背栅节点和读优选栅长的第二传输门晶体管。该单元 进一步包括具有第三背栅节点和读优选栅宽的第一下拉晶体管以及包括第四背栅节点和 读优选栅宽的第二下拉晶体管。该第一下拉晶体管和该第二下拉晶体管的源节点被电耦合 到该第一、第二、第三和第四背栅节点以形成公共节点。
[0016] 在本公开的另一方面中，一种静态存储器单元包括具有第一背栅节点的第一传输 门晶体管以及具有第二背栅节点和读优选栅长的第二传输门晶体管。该单元进一步包括具 有第三背栅节点和读优选栅宽的第一下拉晶体管以及包括第四背栅节点和读优选栅宽的 第二下拉晶体管。该第一下拉晶体管和该第二下拉晶体管的源节点被电耦合到该第一、第 二、第三和第四背栅节点以形成公共节点。
[0017] 根据本公开的另一方面的一种静态存储器单元包括具有用于偏置第一传输门晶 体管的第一装置的第一传输门晶体管以及具有用于偏置第二传输门晶体管的第二装置的 第二传输门晶体管。该静态存储器单元进一步具有包括用于偏置第一下拉晶体管的第三装 置的第一下拉晶体管以及包括用于偏置第二下拉晶体管的第四装置的第二下拉晶体管。该 第一下拉晶体管的源节点、该第二下拉晶体管的源节点以及该第一、第二、第三和第四装置 被彼此电耦合以形成公共节点。
[0018] 这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好 地理解。本发明的其他特征和优点将在下文描述。本领域技术人员应该领会，本发明可容 易地被用作改动或设计用于实施与本发明相同的目的的其他结构的基础。本领域技术人员 还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本发明的教导。被认为是 本发明的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附 图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于解 说和描述目的，且无意作为对本发明的限定的定义。
[0019] 附图简述
[0020] 为了更全面地理解本公开，现在结合附图参阅以下描述。
[0021] 图1示出具有背栅的ETSOI结构的示意横截面视图。
[0022] 图2解说SRAM存储器中的单元阵列。
[0023] 图3解说使用本公开的一方面的选中单元中的字线写跳变电压（word-line write trip voltage, WWTV)、列半选中单元中的保持静态噪声余量（HSNM_half)以及列半选中单 元中的泄漏电流（ILeak_half)。
[0024] 图4解说根据本公开的一方面的示意图。
[0025] 图5解说根据本公开的一种或多种方法的流程图。
[0026] 图6是示出其中可有利地采用本公开的一方面的示例性无线通信系统的框图。
[0027] 图7是解说根据本公开一方面的用于半导体组件的电路、布局以及逻辑设计的设 计工作站的框图。
[0028] 详细描述
[0029] 以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文 中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理 解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在 一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的， 术语"和/或"的使用旨在代表"包容性或"，而术语"或"的使用旨在代表"排他性或"。
[0030] 为了实现高读取稳定性和写入能力，通过调整晶体管特性和辅助电路（其是用于 控制晶体管强度的附加电路）来设计优选单元。
[0031] SRAM成品率估计和设计选项
[0032] 静态随机存取存储器（SRAM)单元的保持稳定性、读取稳定性和写入能力取决于 SRAM单元中的晶体管的强度比。保持稳定性由上拉（PU)晶体管与下拉（PD)晶体管强度 比（也称为Y比）确定，而读取稳定性由下拉晶体管与传输门（PG)晶体管强度比（也称 为0比）和y比两者来确定。
[0033] 保持稳定性和读取稳定性分别通过保持静态噪声余量（HSNM)和读取静态噪声余 量（RSNM)来量化。这些噪声余量是该存储节点处能够在相应模式中被容忍的最大噪声值。 写入能力由PG晶