技术编号:12181997
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及数字逻辑电路,以及更具体地,涉及多位触发器。背景技术图1是常规的、一位的、上升沿触发的、主从D触发器(也被称为静态D触发器或者SDFF)10的示意电路图。SDFF10包括主锁存器11以及从锁存器15。在系统时钟信号CK的第一相位期间,主锁存器11接收并锁存一位FF输入信号D,并且在系统时钟信号CK的下一相位期间,从锁存器15接收来自主锁存器的一位输出信号m并产生一位FF输出信号Q,同时主锁存器11接收并锁存一位FF输入信号D的下一个值。具体地,时钟源103接收系统时钟信号CK并包括一对...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。