具有共享的时钟开关的多位触发器的制作方法

本发明涉及数字逻辑电路，以及更具体地，涉及多位触发器。

背景技术：

图1是常规的、一位的、上升沿触发的、主从D触发器(也被称为静态D触发器或者SDFF)10的示意电路图。SDFF 10包括主锁存器11以及从锁存器15。在系统时钟信号CK的第一相位期间，主锁存器11接收并锁存一位FF输入信号D，并且在系统时钟信号CK的下一相位期间，从锁存器15接收来自主锁存器的一位输出信号m并产生一位FF输出信号Q，同时主锁存器11接收并锁存一位FF输入信号D的下一个值。

具体地，时钟源103接收系统时钟信号CK并包括一对串联连接的反相器104和106以生成反相和同相时钟信号cn和c，时钟信号cn和c被提供给触发器10。

主锁存器11包括第一和第二时钟控制的反相器级12和14以及第一(非时钟控制)反相器INV1。第一级12具有全部串联连接的p型互补金属氧化物半导体(PMOS)时钟开关SP1、PMOS MP1、n型CMOS(NMOS)数据器件MN1以及NMOS时钟开关SN1。第二级14具有全部串联连接的类似数据器件MP2和MN2以及时钟开关SP2和SN2。

类似地，从锁存器15包括第三和第四时钟控制的反相器级16和18，反相器级16和18具有类似配置的数据器件MP3、MN3、MP4和MN4以及时钟开关SP3、SN3、SP4和SN4以及第二(非时钟控制)反相器INV2。

当时钟信号c为低并且时钟信号cn为高时，第一级12接通，以及第一级12的数据输出pm将与它的数据输入D反相。类似地，第四级18接通，以及第四级18的数据输出ss将与它的数据输入Q反相。当时钟信号c为高并且时钟信号cn为低时，第一和第四级12和18将被关闭。

另一方面，当时钟信号c为高并且时钟信号cn为低时，第二级14接通， 以及第二级14的数据输出pm将与它的数据输入m反相。类似地，第三级16接通，以及第三级的数据输出ss将与它的数据输入m反相。当时钟信号c为低并且时钟信号cn为高时，第二级和第三级14和16将被关闭。

第一和第二级12和14的数据输出信号出现在节点pm处。通过第一反相器INV1的数据输出信号在节点m处提供第二和第三级14和16的数据输入信号，节点m是主锁存器11的输出以及从锁存器15的输入。第三和第四级16和18的数据输出信号出现在节点ss处。由第二反相器INV2的数据输出信号在节点Q处提供第四级18的数据输入信号，节点Q在从锁存器15的输出处以及D触发器10的输出处。

由于大量的触发器可以被使用在典型的集成电路(IC)中，因而所有的触发器累积的功率消耗可以是显著的。各种技术已经被用于降低触发器的功率消耗。

时钟信号切换固有地比数据信号切换更频繁，因而通常导致比数据信号切换更大比例的功率消耗。用于降低功率消耗的一种已知技术涉及，当触发器的输出等于它的输入时选通(关掉)时钟信号。另一种已知的技术使用动态逻辑而不是静态逻辑以降低组件的数量。然而，用于降低功率消耗的大多数已知技术具有以下缺点：增加电路面积和/或导致性能损失(诸如增加的建立或保持时间、时钟毛刺以及不稳定的操作的风险)。

附图说明

根据随后的详细描述、所附权利要求和附图，本发明的实施例将变得更加明了，在附图中相同的参考标记标识相似或相同的元件。

图1是常规的一位主从D触发器的示意电路图；

图2是常规的具有单元内时钟开关(CSW)共享的一位主从触发器的示意电路图；

图3是根据本发明的一个实施例的具有单元内和单元间CSW共享两者的两位触发器的示意电路图；以及

图4是根据本发明的另一实施例的仅具有单元间CSW共享的两位触发器的示意电路图。

具体实施方式

这里公开了本发明的详细说明性实施例。然而，这里公开的特定结构和功能细节仅是代表性的，用于描述本发明的示例性实施例的目的。本发明可以以许多替换形式实现，并且不应当被理解为仅限于这里给出的实施例。此外，这里使用的术语仅是为了描述特定的实施例，而不意图限制本发明的示例性实施例。

如这里所使用的，单数形式“一”、“一个”和“该”也意图包括复数形式，除非上下文明确给出相反的指示。还应当理解，术语“包括”、“包括有”、“包含”和/或“包括有”指明所声明的特征、步骤或者组件的存在，但是并不排除存在或者附加一个或多个其它特征、步骤或者组件。还应当注意的是，在一些替代实现中，所描述的功能/动作可以不以附图中所示的顺序进行。例如，相继出现的两张图实际上可能大体上同时执行，或者可能有时以相反的顺序执行，取决于所涉及的功能/动作。

在一个实施例中，制造品包括多位触发器，多位触发器包括至少第一一位触发器和第二一位触发器，其中多位触发器采用单元间时钟开关(CSW)共享，其中第一和第二一位触发器共享至少一个时钟开关。

在具有触发器的集成电路中降低功率消耗和管芯(die)尺寸存在高的需求。在美国专利号8941429(“’429专利”)中介绍了用于一位触发器的一个这样的解决方案，其中单元内时钟开关(CSW)共享技术被引入以将四对时钟开关减少至两对，这样时钟开关的功率消耗可以理论上被降低50％。

图2是如在’429专利中公开的一位主从静态触发器20的示意性电路图。和图1的D触发器10类似，D触发器20具有四个时钟控制的反相器级22、24、26和28以及2个(未时钟控制)反相器INV1和INV2。

如之前关于图1的触发器10描述的，当时钟信号c为低并且时钟信号cn为高时，第一和第四级12和18都接通，同时第二和第三级14和16都被关闭。类似地，当时钟信号c为高并且时钟信号cn为低时，第一和第四级12和18都被关闭，同时第二和第三级14和16都接通。

触发器20的设计通过采用单元内CSW共享利用这些操作特性，在其中特定的时钟开关在不同的级之间共享，相比于触发器10，降低了触发器20中的时钟开关的总数量，从而使得功率消耗和版图尺寸(电路面积)都降低。

具体地，对于图2所示的实现方式，图1中的触发器10的第四级18中的时钟开关SP4被取消，并且触发器20中的第一级22中的时钟开关SP1的漏极节点cpp也被连接到第四级28中的数据器件MP4的源极节点，使得时钟开关SP1在第一和第四级22和28之间被共享。类似地，图1中的触发器10的第四级18中的时钟开关SN4被取消，并且触发器20的第一级22中的时钟开关SN1的漏极节点cnn也被连接到第四级28中的数据器件MN4的源极节点，使得时钟开关SN1也在第一和第四级22和28之间被共享。照此，触发器20的第一和第四级22和28将同时都接通和都关闭。

以类似的方式，图1的触发器10的第二级14中的时钟开关SP2被取消，并且触发器20的第三级26中的时钟开关SP3的漏极节点cnp也被连接到第二级24中的数据器件MP2的源极，使得时钟开关SP3在第二和第三级24和26之间被共享。类似地，图1的触发器10的第二级14中的时钟开关SN2被取消，并且触发器20的第三级26中的时钟开关SN3的漏极节点cpn也被连接到第二级24中的数据器件MN2的源极，使得时钟开关SN3也在第二和第三级24和26之间被共享。照此，触发器20的第二和第三级24和26将同时都接通和都关闭。

请注意，如'429专利中进一步详细描述的，为了避免逻辑竞争问题，p型和n型数据器件MPP和MNN被增添到触发器20的第二级24。

在确保(a)触发器20为全静态逻辑，(b)触发器20的性能等同于或好于触发器10，并将不引起逻辑竞争，(c)触发器20的尺寸小于图1中的触发器10的尺寸，(d)触发器20相对于触发器10对外部时钟树呈现更少的负载，以及(e)触发器20允许其它、附加的功率降低技术的使用的同时，与图1的触发器10相比，触发器20具有较少的时钟开关和因此更低的功率消耗。

图3是根据本发明的一个实施例的具有单元内和单元间CSW共享两者的两位触发器30的示意电路图。两位触发器30包括第一和第二一位触发器31a和31b，每一个具有类似于图2的触发器20那样的主从架构。两位触发器30与图1和图2的一位触发器10和20类似地操作，除了两位触发器30受单一系统时钟信号CK控制，并列地锁存两个一位输入信号D0和D1并将它们呈现为两个一位输出数据信号Q0和Q1。

如同图2的触发器20，每一个一位触发器31a/31b具有单元内CSW共享。 具体地，第一触发器31a在它的第二和第三级34a和36a之间共享它的时钟开关SP3和SN3，以及第二触发器31b在它的第二和第三级34b和36b之间共享它的时钟开关SP3和SN3。

另外，两位触发器30也具有单元间CSW共享。具体地，第一触发器31a的第四级38a中的时钟开关SP4与第二触发器31b的第四级38b共享，使得第一触发器31a的第四级38a中的时钟开关SP4的漏极节点cpp也被连接到第二触发器31b的第四级38b中的数据器件MP4的源极节点。

类似地，第一触发器31a的第四级38a中的时钟开关SN4与第二触发器31b的第四级38b共享，使得第一触发器31a的第四级38a中的时钟开关SP4的漏极节点cnn也被连接到第二触发器31b的第四级38b中的数据器件MN4的源极节点。照此，第一和第二触发器31a和31b的第四级38a和38b将同时都接通和都关闭。

如图3中指示的，应用到第二反相器INV2和每一个一位触发器31a/31b的第四级38a/38b的电源电压(VDD/VDDC)可以(但不是必须)与应用到第一反相器INV1和每一个一位触发器31a/31b的第一、第二和第三级32a/32b-36a/36b的电源电压(VDD)不同。这使得能够用节能状态保留电源控制(SRPG)实现两位触发器30，其中电源VDD被门控，同时电源VDDC一直开启。

与图2的一位触发器20的两个实例相比，两位触发器30的单元间CSW共享使得能够用两个额外的时钟开关实现两位触发器30。另一方面，图2的触发器20不能在不引起逻辑竞争问题或电源域问题的情况下支持SRPG。

图4是根据本发明的实施例的仅具有单元间CSW共享的包括两个一位触发器41a和41b的两位触发器40。两位触发器40类似于图3的两位触发器30，除了触发器40仅具有单元间CSW共享。

具体地，像触发器30，触发器40在第一和第二一位触发器41a和41b的第四级48a和48b之间共享时钟开关SP4和SN4。另外，第一触发器41a的第二级44a中的时钟开关SP2与第二触发器41b的第二级44b共享，使得第一触发器41a的第二级44a中的时钟开关SP2的漏极节点cnp也被连接到第二触发器41b的第二级48b中的数据器件MP2的源极节点。类似地，第一触发器41a的第二级44a中的时钟开关SN2与第二触发器41b的第二级44b共享，使得第 一触发器41a的第二级44a中的时钟开关SN2的漏极节点cpn也被连接到第二触发器41b的第二级48b中的数据器件MN2的源极节点。照此，第一和第二触发器41a和41b的第二级48a和48b将同时都接通和都关闭。

请注意，因为触发器40不具有任何单元内CSW共享，所以已经被添加到触发器20和30以避免逻辑竞争的两个额外的数据器件MPP和MNN可以从第一和第二触发器41a和41b的第二级44a和44b中去除。照此，相比图3的两位触发器30，两位触发器40的仅单元间CSW共享使得两位触发器40能够被实现为少了4个数据器件。

此外，像图3的触发器30以及如图4指示的，可以用节能SRPG实现两位触发器40，其中应用到第二反相器INV2和每一个一位触发器41a/41b的第四级48a/48b的电源电压(VDDC)与应用到第一反相器INV1和每一个一位触发器41a/41b的第一、第二和第三级42a/42b-46a/46b的电源电压(VDD)不同。

已经在图3的两位触发器30以及图4的两位触发器40的背景下描述了本发明，图3的两位触发器30采用单元内CSW共享和单元间CSW共享两者，图4的两位触发器40仅采用单元间CSW共享。应当理解可以在其它两位触发器实现方式的背景下来实现这样的CSW共享。

例如，对于图3的单元内CSW共享，第二级34a和34b的开关器件SP2和SN2可以与第三级36a和36b共享，而不是第三级36a和36b的开关器件SP3和SN3与第二级34a和34b共享。

类似地，对于图3和图4的单元间CSW共享，第二触发器31b/41b的第四级38b/48b的开关器件SP4和SN4可以与第一触发器31a/41a的第四级38a/48a共享，而不是第一触发器31a/41a的第四级38a/48a的开关器件SP4和SN4与第二触发器31b/41b的第四级38a/48a共享。

最后，对于图4的单元间CSW共享，第二触发器41b的第二级44b的开关器件SP2和SN2可以与第一触发器41a的第二级44a共享，而不是第一触发器41a的第二级44a的开关器件SP4和SN4与第二触发器41b的第二级44a共享。

图3的两位触发器30具有在第二和第三级34a/34b和36a/36b之间的单元内CSW共享以及在第四级38a和38b之间的单元间CSW共享。此外或可替代的，本发明的两位触发器可以具有在第一级32a和32b之间和/或在第三级36a 和36b之间的单元间CSW共享，虽然逻辑竞争对于这些替代实施例中的一些可能成为问题。

类似地，图4的两位触发器40具有在第二级44a和44b之间以及在第四级48a和48b之间的单元间CSW共享。此外或可替代的，本发明的两位触发器可以具有在第一级42a和42b之间和/或在第三级46a和46b之间的单元间CSW共享，虽然这里对于这些替代实施例中的一些逻辑竞争也可能成为问题。

尽管在两位触发器的背景下描述了本发明，两位触发器具有两个一位触发器之间的单元间CSW共享(具有或不具有单元内CSW共享)，然而本发明的单元间共享可以被扩展为实现多位触发器，多位触发器具有不同的一位触发器之间的单元间CSW共享的多于两个的一位触发器(具有或不具有单元内CSW共享)。总之，本发明特征可以在于覆盖多位触发器，多位触发器具有两个或更多个一位触发器，在其中至少一个时钟开关在这些一位触发器中的至少两个之间共享。

尽管在上升沿触发的触发器的背景下描述了本发明，然而本领域的技术人员应当理解如何在下降沿触发的触发器的背景下实现本发明。

尽管在使用CMOS器件实现的触发器的背景下描述了本发明，然而本领域的技术人员应当理解可能能够在其它合适类型的晶体管器件的背景下实现本发明。

尽管在具有四个时钟控制的反相器级和两个(未时钟控制)反相器的静态D触发器的背景下描述了本发明，然而本领域的技术人员应当理解如何在其它类型的触发器(诸如具有复位或具有置位或具有复位和置位两者的D触发器)的背景下实现本发明。对于那些类型的D触发器，时钟控制的反相器级或未时钟控制的反相器级中的一些将被改变成时钟控制的NAND或NOR，或未时钟控制的NAND或NOR门。另外，第一时钟控制的反相器级可以被致变为时钟控制的MUX(多路复用)级以支持扫描D触发器。

此外，为了本描述的目的，术语“耦合”或“连接”是指本领域中已知或者将来研发的允许将能量在两个或更多个元件之间传输的任何方式，并且构思了插入一个或多个额外元件，虽然这不是必需的。相反地，术语“直接耦合”、“直接连接”等暗示不存在这样的额外元件。

比外，为了该公开的目的，应理解，所有门从固定电压功率域(或多个域) 和地供电，除非另有示出。相应地，所有数字信号通常具有从大约地电位到功率域之一的电位的范围的电压并且转换(回转)迅速。然而，除非另有说明，否则地可以被认为是具有大约零状电压的电源，以及具有任何期望电压的电源可以取代地。因此，可以通过至少两个电源为所有门供电，与其伴随而来的数字信号具有范围在大约电源电压之间的电压。

对于本文的目的而言，信号以及相应的端子、节点、端口或者路径可以以相同名称指代，并且可以互换。

为了图示的目的，晶体管通常显示为单个器件。然而，本领域技术人员理解晶体管将具有各种尺寸(如栅极宽度和长度)和特性(如阈值电压、增益等)并可以包括多个并联耦合的晶体管以从该组合得到期望的电学特性。进一步地，图示的晶体管可以为复合晶体管。

还将理解，本领域技术人员可以对为了解释本发明实施例而描述和示出的各部分的细节、材料和设置做出各种改变而不脱离所附权利更求包括的发明的实施例。

在本说明书中，包括任何权利要求中，术语“每一个”可以用于引述多个先前述及的元件或步骤的一个或多个特定特性。当使用开放式术语“包括”时，术语“每一个”的记载并不排除额外、未记载的元件或步骤。因此，将理解，装置可以具有额外、未记载的元件。

在描述所要求保护的装置的替代实施例中，为了清楚采用特定术语。然而本发明不意图被限制在这样选择的特定术语中。因而，应当理解每一个特定元件包括以类似的方式操作以完成类似的功能的所有技术等价物。

应当理解前面的描述意图为说明性的而不是限制本发明的范围，本发明的范围通过所附权利要求的范围限定。其它实施例在以下权利要求的范围内。