技术编号:37796984
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及神经网络加速器体系,尤其涉及一种随机递增存储器、脉动随机递增存储器体系结构。背景技术、目前,最新的一元计算神经网络加速器采用脉动阵列结构,如图中所示,该结构主要包括一个一元处理单元阵列和边缘部件。其中,在一元处理单元阵列中,每个一元处理单元(pe)包括四种组件:权重寄存器(wreg)、输入寄存器(ireg)、一元乘法器(mul)和用于缓存一元比特流的累加器(acc)。除了累加器在所有数据流下都实现为高能耗的高位宽加法器,权重寄存器、输入寄存器和一元乘法器在各种数据流中略有不同。在权...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术无源代码,用于学习原理,如您想要源代码请勿下载。