技术编号：6431288
提示：您尚未登录，请点 登 陆 后下载，如果您还没有账户请点 注 册 ，登陆完成后，请刷新本页查看技术详细信息。本申请涉及FPGA原型验证领域，尤其涉及一种FPGA原型验证时钟装置。 背景技术在FPGA原型验证领域，设计FPGA原型验证板时，时钟策略的设计极为重要。现有技术中，在FPGA原型验证领域，各种验证板时钟策略各不相同，甚至有时钟管脚被浪费；在时钟策略上，时钟上采用单个晶振公有，或者单个可编程Pll (Phase Locked Loop，锁相环)公用的方法，实现多篇FPGA时钟同步；在数据传输上，采用多片FPGA走线互联的方法实现FPGA之间的通信。数据传输...
注意：该技术已申请专利，请尊重研发人员的辛勤研发付出，在未取得专利权人授权前，仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权，增加技术思路，做技术知识储备，不适合论文引用。
请注意，此类技术没有源代码，用于学习研究技术思路。