专利名称：一种fpga 原型验证时钟装置的制作方法
技术领域：
本申请涉及FPGA原型验证领域，尤其涉及一种FPGA原型验证时钟装置。
背景技术：
在FPGA原型验证领域，设计FPGA原型验证板时，时钟策略的设计极为重要。现有技术中，在FPGA原型验证领域，各种验证板时钟策略各不相同，甚至有时钟管脚被浪费；在时钟策略上，时钟上采用单个晶振公有，或者单个可编程Pll (Phase Locked Loop，锁相环)公用的方法，实现多篇FPGA时钟同步；在数据传输上，采用多片FPGA走线互联的方法实现FPGA之间的通信。数据传输和时钟策略的不合理性导致系统效率低下，稳定性差；在时钟资源不够用的情况下，导致FPGA芯片有效验证逻辑时序收紧，不能满足客户高速验证的需求，在多片FPGA验证板上，多FPGA通信不能同步，有效，误码率高，导致验证环节系统资源的浪费。
发明内容
本申请所要解决的技术问题是提供一种FPGA原型验证时钟装置，提供优良的数据传输和丰富的时钟策略。为了解决上述问题，本申请公开了一种FPGA原型验证时钟装置，包括主控芯片， 第一 FPGA芯片，第二 FPGA芯片，以及同时连接第一 FPGA芯片和第二 FPGA芯片的外部时钟输入输出电路；一端连接主控芯片、另一端分别连接第一 FPGA芯片和第二 FPGA芯片的内部可编程时钟电路；直连第一 FPGA芯片、或者第二 FPGA芯片、或者同时连接第一 FPGA芯片和第二 FPGA芯片的外直插晶振电路；从第一 FPGA芯片指向第二 FPGA芯片的源同步时钟电路；和/或，从第二 FPGA芯片指向第一 FPGA芯片的源同步时钟电路；用于将第一 FPGA芯片或第二 FPGA芯片的反馈时钟引入主控芯片，以及将调整后时钟引入第一 FPGA芯片和第二 FPGA芯片的反馈时钟电路。进一步的，所述的外部时钟输入输出电路包括外部时钟输入接口和外部时钟输出接口 ；外部时钟输入接口连接第一FPGA芯片和第二 FPGA芯片，用于将外部时钟资源输入到第一 FPGA芯片和第二 FPGA芯片；外部时钟输出接口连接第一 FPGA芯片和第二 FPGA芯片， 用于将第一 FPGA芯片和第二 FPGA芯片的时钟资源输出。进一步的，所述的外部时钟输入接口包括LVDS输入接口，所述的外部时钟输出接口包括LVDS输出接口。进一步的，所述的内部可编程时钟电路包括可编程时钟，所述可编程时钟连接主控芯片、第一 FPGA芯片和第二 FPGA芯片，用于当主控芯片接收计算机传入参数后，由主控芯片控制可编程时钟得到需要的内部时钟资源发送到第一 FPGA芯片和第二 FPGA芯片。
进一步的，所述的可编程时钟还连接所述的外部时钟输出接口，用于将通过可编程时钟得到的时钟资源输出。进一步的，所述的外直插晶振电路包括六个晶振插座，其中两个连接第一 FPGA芯片，另外两个连接第二 FPGA芯片，剩余两个连接第一 FPGA芯片和第二 FPGA芯片，用于按需求提供晶振时钟资源。进一步的，所述的反馈时钟电路具体为第一FPGA芯片和第二FPAG芯片通过时钟电路连接主控芯片，主控芯片通过另一时钟电路连接第一 FPGA芯片和第二 FPGA芯片，用于通过主控芯片的时钟控制单元对以第一 FPGA芯片或者第二 FPGA芯片作为主FPGA芯片输出的时钟进行相位调整后供入第一 FPGA芯片和第二 FPGA芯片。进一步的，第一 FPGA芯片和第二 FPGA芯片的反馈时钟由外部PC机的配置信息控制打开和关闭。进一步的，所述的源同步时钟电路具体为第一 FPGA芯片通过时钟线路连接第二 FPGA芯片，用于实现源同步的数据传输。进一步的，所述的主控芯片还包括内部时钟模块，用于在主控芯片内部产生时钟资源输送到第一 FPGA芯片和第二 FPGA芯片。进一步的，还包括堆叠插座，用于在堆叠的多个FPGA原型验证时钟装置之间传输时钟资源。与现有技术相比，本申请具有以下优点本申请通过多个时钟电路将多种时钟策略进行了有效集合，实现了集中的时钟管理，为系统提供了多种时钟策略并优化了系统时钟策略，最大化了系统时钟资源利用率，使 FPGA验证更加方便，高效，快捷。
图1是本申请优选的一种FPGA原型验证时钟装置的电路原理结构图；图2是本申请的一种FPGA原型验证时钟装置源同步时钟电路工作示意图；图3是本申请的一种FPGA原型验证时钟装置反馈时钟电路工作示意图；图4是本申请的一种FPGA原型验证时钟装置外部时钟电路工作示意图；图5是本申请的一种FPGA原型验证时钟装置可编程时钟电路工作示意图；图6是本申请的一种FPGA原型验证时钟装置通过堆叠插座输入时钟资源的电路工作示意图；图7是本申请的一种FPGA原型验证时钟装置通过堆叠插座输出时钟资源的电路工作示意图。
具体实施例方式为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式
对本申请作进一步详细的说明。参照图1，示出了本申请优选的一种FPGA原型验证时钟装置的电路原理结构图。如图1，本申请包括主控芯片100，第一 FPGA芯片200，和第二 FPGA芯片300 ；以及同时连接第一 FPGA芯片200和第二 FPGA芯片300的外部时钟输入输出电
一端连接主控芯片100、另一端分别连接第一 FPGA芯片200和第二 FPGA芯片300 的内部可编程时钟电路；直连第一 FPGA芯片200、或者第二 FPGA芯片300、或者同时连接第一 FPGA芯片 200和第二 FPGA芯片300的外直插晶振电路；从第一 FPGA芯片200指向第二 FPGA芯片300的源同步时钟电路；和/或，从第二 FPGA芯片300指向第一 FPGA芯片200的源同步时钟电路。用于将第一 FPGA芯片200或第二 FPGA芯片300的反馈时钟引入主控芯片，以及将调整后时钟引入第一 FPGA芯片200和第二 FPGA芯片300的反馈时钟电路。具体而言，对于所述的同时连接第一 FPGA芯片200和第二 FPGA芯片300的外部时钟输入输出电路所述的外部时钟输入输出电路包括外部时钟输入接口 101和外部时钟输出接口 102 ；外部时钟输入接口 101通过时钟线路103连接第一 FPGA芯片200和第二 FPGA芯片300，外部时钟资源输送到外部时钟接口 101，外部时钟接口再将外部时钟资源通过时钟线路103输入到第一 FPGA芯片200和第二 FPGA芯片300 ；第一 FPGA芯片200和第二 FPGA芯片通过时钟线路104连接外部时钟输出接口， 第一 FPGA芯片200和第二 FPGA芯片的时钟资源通过时钟线路104输送到外部时钟输出接口 102，再由外部时钟输出接口 102将内部的时钟资源输出到其他系统(所述系统包括其他验证板或系统)。实际中，外部时钟输入输出电路的差分时钟资源为6，通过时钟线路103和104输送。其中，外部时钟输入接口 101含有3对时钟输入，其中如图的右侧方向的右边两对可以成为LVDS(Low-Voltage Differential Signaling，低压差分信号)输入；外部时钟输出接口 102含有3对时钟输出，其中如图的右侧方向的右边两对可以成为LVDS输出。其中时钟线路103的宽度为3，时钟线路104的宽度为3。对于所述的一端连接主控芯片100、另一端分别连接第一 FPGA芯片200和第二 FPGA芯片300的内部可编程时钟电路如图1，所述的内部可编程时钟电路包括可编程时钟105，主控芯片100通过时钟线路连接可编程时钟105，可编程时钟再通过时钟线路106连接第一 FPGA芯片200和第二 FPGA芯片300，外部PC机通过通信接口传入参数到主控芯片100，主控芯片100再将控制可编程时钟编程得到需要的时钟资源，然后可编程时钟再将得到的时钟资源发送到第一 FPGA 芯片和第二 FPGA芯片。另外，可编程时钟105还通过时钟线路118连接外部时钟输出接口，可以将编程所得到时钟资源输出，向外部提供时钟，保证板际时钟的同步。实际中内部可编程时钟的时钟资源为3。其中时钟线路106的宽度为3，时钟线路118的宽度为3。对于所述的直连第一 FPGA芯片200、或者第二 FPGA芯片300、或者同时连接第一 FPGA芯片200和第二 FPGA芯片300的外直插晶振电路所述的外直插晶振电路包括六个晶振插座，其中两个连接第一 FPGA芯片200，另外两个连接第二 FPGA芯片300，剩余两个连接第一 FPGA芯片200和第二 FPGA芯片300，用于按需求提供晶振时钟资源。如图1晶振插座107和晶振插座108分别连接第一 FPGA芯片200，晶振插座109 和晶振插座110分别通过一条公共时钟线路连接第一 FPGA芯片200和第二 FPGA芯片300， 晶振插座111和晶振插座112分别连接第二 FPGA芯片，用于按用户的时钟资源需求在独立晶振插座(即晶振插座107、108、111、112)和/或公用晶振插座(即晶振插座109、110)插入晶振，提供时钟资源。实际中，每个晶振提供时钟资源为1，也即每个FPGA芯片的独立时钟资源为2，公用时钟资源为2。其中每条与晶振插座相连的时钟线路的宽度为1。对于从第一 FPGA芯片200指向第二 FPGA芯片300的源同步时钟电路；和/或，从第二 FPGA芯片300指向第一 FPGA芯片200的源同步时钟电路第一 FPGA芯片200通过时钟线路117连接到第二 FPGA芯片300，第二 FPGA芯片 300通过时钟线路116连接到第一 FPGA芯片200。当第一 FGPA芯片200输出时钟到第二 FPGA芯片300，同时第一 FPGA芯片200数据传输到第二 FPGA芯片300与时钟的相位相同； 同理，当第二 FGPA芯片300输出时钟到第二 FPGA芯片200，同时第二 FPGA芯片300数据传输到第二 FPGA芯片200与时钟的相位相同。实际中从第一 FPGA芯片200到第二 FPGA芯片300或从第二 FGPA芯片300到第
一FPGA芯片200的时钟资源为8，通过时钟线路116和时钟线路117输送。时钟线路116 宽度为8，第一 FPGA芯片200的GCLK (globalclock,全局时钟资源)，第二 FPGA芯片300的 PLL_0UT (Phase Locked LoopOUT，锁相环输出时钟)和在此作为源同步时钟线路；时钟线路 117宽度为8，第二 FPGA芯片300的GCLK和第一 FPGA芯片200的PLL_0UT，并在此作为源同步时钟线路。对于用于将第一 FPGA芯片200或第二 FPGA芯片300的反馈时钟引入主控芯片， 以及将调整后时钟引入第一 FPGA芯片200和第二 FPGA芯片300的反馈时钟电路第一 FPGA芯片200通过时钟线路113连接到主控芯片100，第一 FPGA芯片200 还通过时钟线路117和时钟线路119连接主控芯片100 ；第二 FPGA芯片300通过时钟线路 114连接到主控芯片100，第二 FPGA芯片300还通过时钟线路116和时钟线路120连接到主控芯片；当以第一 FPGA芯片200或第二 FPGA芯片300为主芯片输出时钟资源，拐入主控芯片100，主控芯片100再做相位对比，调整两个芯片的时钟相位使其相位同步，然后再通过时钟线路115输入到第一 FPGA芯片200和第二 FPGA芯片300。实际中时钟线路113和时钟线路114可以输送到主控芯片100的时钟资源各为4， 时钟线路116和时钟资源117可以输送到主控芯片100的时钟资源各为8，时钟线路115可以输送的时钟资源为12。时钟线路113宽度为4，第一 FPGA芯片200的PLL_0UT ；时钟线路114宽度为4，第
二FPGA芯片300的PLL_0UT ；时钟线路116宽度为8，第一 FPGA芯片200的GCLK (global clock)，第二 FPGA芯片300的PLL_0UT和在此作为反馈时钟线；时钟线路117宽度为8，第二 FPGA芯片300的GCLK和第一 FPGA芯片200的PLL_0UT，并在此作为反馈时钟线；实际中，所述的主控芯片还包括内部时钟模块(例如主控芯片内部的PLL)，用于在主控芯片内部产生时钟资源输送到第一 FPGA芯片和第二 FPGA芯片。参照图2，示出了本申请的源同步时钟电路工作示意图。
用户通过在发送端使用与数据同步输出的时钟资源，在接收端复原数据，时钟相位关系，将源同步数据传输策略应用到多片FPGA验证过程中，有效提高系统的稳定性。在图2中11为数据资源线，12为时钟资源线，数据和源同步时钟资源同步从第一 FPGA芯片200传输到第二 FPGA芯片300，其中源同步时钟资源可由图1中时钟线路117传输；当在第一 FPGA芯片传输数据与源同步时钟信号时正确的，那么传输到第二 FPGA芯片时的数据与时钟信号也是正确的。同理，也可由第二 FPGA芯片300同步输出数据和与数据同步的时钟资源，源同步时钟资源可由图1中的时钟线路116传输。参照图3，示出了本申请的反馈时钟电路工作示意图。用户通过使用PC机端配置软件，控制打开或关闭第一 FPGA芯片的或第二 FPGA芯片的反馈时钟。通过主控芯片内时钟控制单元内部的鉴相位器，内部自动调整时钟相位，以便达到两片FPGA输入时钟同相的要求，满足系统时钟需求。用户通过使用公用时钟线，以某一片FPGA芯片作为主FPGA芯片端，输出系统时钟，时钟控制单元做相位调整，而后时钟供入FPGA芯片，来满足时钟相位需求，满足系统需求。如图3中，PC机端配置软件，关闭第一 FPGA芯片200的反馈时钟，打开第二 FPGA 芯片300的反馈时钟，则第二 FPGA芯片300的反馈时钟通过图1所述的时钟线路114或者时钟线路116和120拐入主控芯片100，主控芯片100的时钟控制单元内部的鉴相位器自动进行相位调整，再通过时钟线路115输送到第一 FPGA芯片200和第二 FPGA芯片300。同理，PC机端还可以配置软件，关闭第二 FPGA芯片300的反馈时钟，打开第一 FPGA芯片200的反馈时钟，则第一 FPGA芯片200的反馈时钟通过图1所述的时钟线路113 或者时钟线路117和119拐入主控芯片100，主控芯片100的时钟控制单元内部的鉴相位器自动进行相位调整，再通过时钟线路115输送到第一 FPGA芯片200和第二 FPGA芯片300。参照图4，示出了本申请的外部时钟电路工作示意图。一般一个FPGA原型验证板可以通过外部时钟接口与外部系统相连接，其中外部时钟接口可以包括外部时钟输入接口和外部时钟输出接口。如时钟线路21和22表示与外部接口相连的LVDS时钟线路。在图1中为一端与外部时钟输入接口 101相连，另一端分别与第一 FPGA芯片200和第二 FPGA芯片300相连接的时钟线路103，和一端与外部时钟输出接口 102，另一端分别与第一 FPGA芯片200和第二 FPGA芯片300相连接的时钟线路104。PC机发送指令到主控芯片控制可编程时钟输出时钟资源。实际中与外部时钟接口相连的包括LVDS线路，可以进行LVDS输入和输出，如图1 中外部输入接口包括2对LVDS输入，外部输出接口包括2对LVDS输出。外部系统的时钟通过外部时钟接口(图1中为外部时钟输入接口)输入到系统中的第一 FPGA芯片200和第二 FPGA芯片300，系统采用外部的主时钟，完成了系统间的同步数据操作处理，更加容易满足时序要求。参照图5，示出了本申请的可编程时钟电路工作示意图。同图4所述，一般一个FPGA原型验证板可以通过外部时钟接口与外部系统相连接，其中外部时钟接口可以包括外部时钟输入接口和外部时钟输出接口。
外部PC机传按需求的准确时钟配置时钟参数，传入主控芯片的时钟控制单元，主控芯片的时钟控制单元再通过可编程时钟将系统需求的准确时钟经过图1中的时钟线路 106输入到第一 FPGA芯片200和第二 FPGA芯片300，或者经过图1中的时钟线路118和外部时钟输出接口输出到外部系统，实现系统之间的平衡和同步。另外，上述的一个FPGA原型验证时钟装置还可以包括堆叠插座，用于堆叠多个 FPGA原型验证时钟装置，并在堆叠的多个FPGA原型验证时钟装置之间传输时钟资源。在实际中每个FPGA原型验证时钟装置在一块验证板上，此块验证板包括了前述的电路和堆叠插座。参照图6和图7，示出了一种包括堆叠插座的FPGA原型验证时钟装置，所述的堆叠插座连接其他FPGA原型验证时钟装置时，多个FPGA原型验证时钟装置之间传输时钟资源的电路工作示意图。如图6，Ll至L12表示所述的堆叠插座，其中L4可以用于连接主控芯片100，还可以用于反馈时钟的输入和输出，并可与其他板层复用反馈时钟，确保不同板层使用同一时钟网络。其中主控芯片通过USB连接PC。Pl至P4表示了晶振(其中Pl和P2表示了公用晶振，P3和P4表示了私用晶振)， 31指示的小斜线表示电阻。其中Pl连接第一 FPGA芯片200和第二 FPGA芯片300，同时 Pl还连接Ll和L4 ；P2连接第一 FPGA芯片200和第二 FPGA芯片300，同时P2还连接L7和 LlO ；P3连接第一 FPGA芯片300，同时连接LlO ；P4连接第二 FPGA芯片300，同时连接L7 ； 其中晶振与堆叠插座的连接可以通过电阻隔断。这样，在多板FPGA原型验证时钟装置堆叠结构中，图中的晶振可以与堆叠的所有板层复用晶振或者通过电阻选择板层单独使用。通过同一线路连接第一 FPGA芯片200的堆叠插座Lll和L12，和通过同一线路连接第二 FPGA芯片300的堆叠插座L6和L7，具有共享全局时钟输入管脚，提供灵活的时钟外接方法的作用。如图7，第一 FPGA芯片200通过单独线路连接了 L2、Lll、L12和L10，并通过公用线路连接了 L8和L9 ；第二 FPGA芯片300通过单独线路连接了 L2、L11、L12和L10，并通过公用线路连接了 L8和L9 ；其中L8和L9可以通过电阻隔断，可以用于将本板层的时钟资源通过堆叠插座输出到其他板层的FPGA原型验证时钟装置。其中，每个堆叠插座有专用的时钟输出管脚，提供高质量的时钟输出，同时通过堆叠结构复用到其他板层，提供时钟输入。每个堆叠插座有专用的时钟输入管脚，提供高质量的时钟输入，同时通过堆叠结构复用到其他板层，提供时钟输入。本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。本申请通过多个时钟电路将多种时钟策略进行了有效集合，实现了集中的时钟管理，为系统提供了多种时钟策略并优化了系统时钟策略，最大化了系统时钟资源利用率，使 FPGA验证更加方便，高效，快捷。以上对本申请所提供的一种FPGA原型验证时钟装置，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
权利要求
1.一种FPGA原型验证时钟装置，其特征在于包括主控芯片，第一 FPGA芯片，第二 FPGA芯片，以及同时连接第一 FPGA芯片和第二 FPGA芯片的外部时钟输入输出电路；一端连接主控芯片、另一端分别连接第一 FPGA芯片和第二 FPGA芯片的内部可编程时钟电路；直连第一 FPGA芯片、或者第二 FPGA芯片、或者同时连接第一 FPGA芯片和第二 FPGA芯片的外直插晶振电路；从第一 FPGA芯片指向第二 FPGA芯片的源同步时钟电路；和/或，从第二 FPGA芯片指向第一 FPGA芯片的源同步时钟电路；用于将第一 FPGA芯片或第二 FPGA芯片的反馈时钟引入主控芯片，以及将调整后时钟引入第一 FPGA芯片和第二 FPGA芯片的反馈时钟电路。
2.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的外部时钟输入输出电路包括外部时钟输入接口和外部时钟输出接口 ；外部时钟输入接口连接第一 FPGA芯片和第二 FPGA芯片，用于将外部时钟资源输入到第一 FPGA芯片和第二 FPGA芯片；外部时钟输出接口连接第一 FPGA芯片和第二 FPGA芯片，用于将第一 FPGA芯片和第二 FPGA芯片的时钟资源输出。
3.如权利要求2所述的一种FPGA原型验证时钟装置，其特征在于所述的外部时钟输入接口包括LVDS输入接口，所述的外部时钟输出接口包括LVDS输出接口。
4.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的内部可编程时钟电路包括可编程时钟，所述可编程时钟连接主控芯片、第一 FPGA芯片和第二 FPGA芯片，用于当主控芯片接收计算机传入参数后，由主控芯片控制可编程时钟得到需要的内部时钟资源发送到第一 FPGA芯片和第二 FPGA芯片。
5.如权利要求3或4所述的一种FPGA原型验证时钟装置，其特征在于所述的可编程时钟还连接所述的外部时钟输出接口，用于将通过可编程时钟得到的时钟资源输出。
6.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的外直插晶振电路包括六个晶振插座，其中两个连接第一 FPGA芯片，另外两个连接第二 FPGA芯片，剩余两个连接第一 FPGA芯片和第二 FPGA芯片，用于按需求提供晶振时钟资源。
7.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的反馈时钟电路具体为第一 FPGA芯片和第二 FPAG芯片通过时钟电路连接主控芯片，主控芯片通过另一时钟电路连接第一 FPGA芯片和第二 FPGA芯片，用于通过主控芯片的时钟控制单元对以第一 FPGA芯片或者第二 FPGA芯片作为主FPGA芯片输出的时钟进行相位调整后供入第一 FPGA芯片和第二 FPGA芯片。
8.如权利要求7所述的一种FPGA原型验证时钟装置，其特征在于第一 FPGA芯片和第二 FPGA芯片的反馈时钟由外部PC机的配置信息控制打开和关闭。
9.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的源同步时钟电路具体为第一 FPGA芯片通过时钟线路连接第二 FPGA芯片，用于实现源同步的数据传输。
10.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于所述的主控芯片还包括内部时钟模块，用于在主控芯片内部产生时钟资源输送到第一 FPGA芯片和第二 FPGA芯片。
11.如权利要求1所述的一种FPGA原型验证时钟装置，其特征在于还包括堆叠插座， 用于在堆叠的多个FPGA原型验证时钟装置之间传输时钟资源。
全文摘要
本申请提供了一种FPGA原型验证时钟装置，涉及FPGA原型验证领域。所述的装置包括包括主控芯片，第一FPGA芯片，第二FPGA芯片，以及同时连接第一FPGA芯片和第二FPGA芯片的外部时钟输入输出电路；一端连接主控芯片、另一端分别连接第一FPGA芯片和第二FPGA芯片的内部可编程时钟电路；直连第一FPGA芯片、或者第二FPGA芯片、或者同时连接第一FPGA芯片和第二FPGA芯片的外直插晶振电路；从第一FPGA芯片指向第二FPGA芯片的源同步时钟电路；和/或，从第二FPGA芯片指向第一FPGA芯片的源同步时钟电路。用于将第一FPGA芯片或第二FPGA芯片的反馈时钟引入主控芯片，以及将调整后时钟引入第一FPGA芯片和第二FPGA芯片的反馈时钟电路。本申请实现了多种时钟的集中管理，最大化了系统时钟资源利用率。
文档编号G06F1/08GK102306034SQ20111024283
公开日2012年1月4日 申请日期2011年8月23日 优先权日2011年8月23日
发明者刘永宏, 郭文帅 申请人:北京亚科鸿禹电子有限公司