专利名称：数字电视调制器芯片中同步分频时钟的产生装置及其方法
技术领域：
本发明属于集成电路设计领域，涉及数字集成电路领域，具体来说，涉及一种国标 GB20600地面数字电视多媒体广播基带调制器芯片设计中同步分频时钟的产生装置及其方法。
背景技术：
数字电视作为电视产业的又一次飞跃，它集成了当今世界上最先进的图像编码处理技术、 数字处理技术和数字通信技术，是当今世界技术竞争的焦点之一。地面数字电视国家标准 GB20600 — 2006《数字电视地面广播传输系统帧结构、信道编码和调制》已经正式颁布， 但目前还没有完全符合国标GB20600地面数字电视多媒体广播的基带调制器芯片。自上世纪80年代以来，集成电路产业以摩尔定律的速度不断发展。目前，数字专用集成 电路(Application Specific Integrated Circuit,简称为ASIC)工艺正向两个不同的方向 发展， 一是片上系统(System on Chip,简称为SOC)技术、多IP核复杂系统设计，二是 更小线宽、更大规模、更低的低功耗设计。在这两方面的发展中，芯片时钟树的结构设计和 综合均是关键技术之一。 一般来说，在SOC设计中，IP核之间的时钟关系比较复杂，单一 时钟频率的情况很少，多数情况下都由多个不同的时钟构成，时钟信号的复杂程度不断提高， 如何设计复杂的时钟树结构，既能满足系统设计的需要，又能在电子设计自动化(Electronic Design Automatic,简称为EDA)工具中进行快速的综合是SOC设计中，必须解决的问题之一。同时，在低功耗设计中，由于芯片的时钟信号的网络布线资源占整个芯片信号网络 的50%以上，因此合理得时钟树结构可以减小大量的布线资源对减小芯片的面积和功耗都有 重大的意义。而门控时钟是实现低功耗最常见的方法，这种方法无疑进一步增加了时钟树的 复杂程度。同时，可测性的设计要求又在目前的复杂情况下加入一个与系统时钟频率无关的 测试时钟，使得时钟树的设计至少涉及两个无关频率的时钟。因此，时钟树的好坏直接影响 到芯片的频率性能和功耗。虽然，目前的EDA工具提供了自动化的时钟树分析和设计程序， 但过于复杂的时钟树结构不仅增加了芯片的面积和功耗，而且会增大EDA工具的计算量， 延长了设计周期。因此，需要设计人员在系统设计之初就考虑到时钟树在芯片中的分布情况 和连接方法。通常， 一个系统会集成成千上万甚至几百万个寄存器，这些寄存器由一个时钟源来控制，这些寄存器称为寄存器堆，由同一个时钟控制的寄存器堆被认为属于同一个时钟网络；而时钟网络在芯片中的拓扑结构被称为时钟树。时钟树的设计需考虑以下几个因素第一、最大功率，由于时钟信号决定了数据传输速率，决定了设计所能达到的最大功率; 第二、功耗，由于时钟网络的规模都比较庞大，翻转速度比较快，所以对功耗的影响很大；第三、噪声，由于时钟信号的每次翻转都会有较大的电流通过电源和地，所以对其他信 号会产生较大的噪声干扰。在时钟树的设计中，通常的做法是在EDA工具中给定时钟源到时钟树的叶节点的最大延 迟目标值，EDA则根据该目标值自动进行时钟树的规划。时钟树的叶结点是指芯片的输出端 口以及锁存器、寄存器或者IP模块的时钟输入端。时钟信号的歪斜(clock skew)是决定 电路时序的最主要因素。在时钟网络中由于时钟到达不同寄存器的路径不同，各寄存器的触 发时钟并不是同时跳变的，总是存在时间差异的；因此，时钟信号的歪斜是指各寄存器之间 延时的相对最大值。若时钟在芯片中的最大延时为TL，最小延时为TS，则时钟歪斜为 SKEW-TL-TS。时钟布线设计的主要目标就是使时钟信号的歪斜、相位延迟最小化，即零时钟信号的歪 斜。釆用的主要时钟拓扑结构是平衡时钟(balance-tree)结构，如图1所示，采用从顶而 下的设计方法，将时钟路径分成多极H型分布，并通过插入缓存器和增加线宽的方法来实现 平衡时钟树的数据结构，实现零偏差电路。如图l所示，EDA工具通过对芯片时钟结构的分析，插入大小不同的缓冲器，将时钟网络规划为如图1所示的平衡的时钟树结构，从而尽量保证到达每个寄存器的时钟信号相位相 同。时钟树的H型树状结构图的构成方式为主频时钟信号输入端为该H型树状结构的起点S。 其中每个节点N为分频寄存器的输出或是驱动缓冲器的输出，H型树状结构的终点F为数据 寄存器的时钟输入端。如图2所示，为现有的同步分频时钟的产生装置结构图，主频时钟信号M通过寄存器1， 和反相器2构成的基本分频单元得到二分频信号，二分频信号通过寄存器3，和反相器4构 成的基本分频单元得到四分频信号，四分频信号通过寄存器5，和反相器6构成的基本分频 单元得到八分频信号。二、四、八分频信号分别连接到三个选择器7~9的一端，三个选择器 7~9的另一端连接主频时钟信号M，利用测试使能信号T控制选择器的输出。如图3所示，为利用现有的同步分频时钟的产生装置及其方法构造出的时钟树结构图， 其中二分频时钟信号C2处于第二级时钟节点，相对主频时钟信号M的相位延时为一个寄存器的保持时间。四分频时钟信号C4处于第三级时钟节点，相对主频时钟信号M的相位延时 为两个寄存器的保持时间。其中八分频时钟信号C8处于第四级时钟节点，相对主频时钟信 号M的相位延时为三个寄存器的延时保持时间。目前的EDA工具对于时钟树网络的处理模 式主要为这种H型平衡时钟树结构，为了保证时钟树的平衡性，EDA工具则不得不在非时 钟产生路径上插入大量缓冲器已保证第三级节点的延时一致。这通常是比较困难的，而皿 过进行插入大量的缓冲器会使时钟信号延长其跳变时间，从而影响时钟信号在芯片中的延时 增大；同时必将占用芯片内的绕线资源造成芯片面积的增加。国标GB20600地面数字电视多媒体广播基带调制器芯片，有180多万个标准单元门电 路，45个大型存储器宏模块，201个输入输出pad，且包含一个集成模拟PLL,面积为 6324.16 X 6320.24 (um2),艮卩40平方毫米。该芯片含60.48MHz、 30.24MHz、 15.12MHz、 7.48MHz四个同步的时钟信号，基于面积和功耗优化的考虑，在各时钟域之间 存在频繁的数据交换；同时，由于芯片有大量的macro单元，且规模也较大，时钟路径较长 且复杂，因此对芯片中的时钟信号的设计提出了较高的要求。运用现有的同步时钟分频技术 生成同步分频时钟的装置及其方法，会将分频时钟置于时钟树的不同级，因此，时钟相位延 迟逐级增加，时钟信号的歪斜增大，会造成芯片内部同步时钟信号相位不一致的问题，从而 导致芯片的工作频率下降，过大的时钟信号的歪斜甚至影响到芯片的正常工作。发明 内 容本发明针对数字集成电路设计中现有的同步分频时钟的产生装置及其方法会造成芯片内 部同步时钟延时增大的问题，提供了一种改进的用于国标GB20600地面数字电视多媒体广 播基带调制器芯片设计中同步分频时钟的产生装置及其方法，该装置及其方法能够减小芯片 内部时钟信号的歪斜，提高芯片的工作频率。本发明提供的装置包括主频时钟信号输入端、测试使能信号输入端、三个串联的基本分 频单元和三个选择器，该装置还包括两个锁存器；其中，每个分频单元由一个寄存器和一个反相器构成，在每个分频单元内部，寄存器的输出与 反相器的输入相连，反相器的输出与寄存器的输入相连，反相器的输出为该分频单元的分频 时钟输出。主频时钟信号输入端与第一分频单元中的寄存器的时钟输入端相连，第一分频单元中反 相器的输出端和主频时钟信号分别与第一个选择器的两个输入端相连；第一分频单元中的反 相器的输出端同时与第二分频单元中的寄存器的时钟输入端相连，第二分频单元中的反相器 的输出端与第一个锁存器的数据输入端相连，第一个锁存器的时钟输入端与主频时钟信号相连，第一个锁存器的输出端和主频时钟信号分别与第二个选择器的两个输入端相连-，第二分频单元中的反相器的输出端同时与第三分频单元中的寄存器的时钟输入端相连， 第三分频单元中的反相器的输出端与第二个锁存器相连，第二个锁存器的时钟输入端与主频 时钟信号相连，第二个锁存器的输出端和主频时钟信号分别与第三个选择器的两个输入端相连；三个选择器的选择控制端均与测试使能信号相连，三个选择器的输出端作为该同步时钟 产生装置的输出端。本发明还提供一种利用上述装置产生同步分频时钟的方法，该方法包括以下步骤a) 利用分频器和反相器对系统主频时钟进行分频；b) 将分频后得到的分频时钟利用寄存器进行锁存；c) 将输出分频锁存后的时钟信号与主频时钟信号输入选择器进行选择操作得到最终的分 频时钟。本发明所介绍的方法在于将不平衡的时钟树结构经过电路改造，将通过分频单元得到的 分频时钟，输入寄存器，利用主频时钟进行二次锁存，该寄存器的输出作为芯片内的同步时 钟使用。由于利用主频时钟信号的锁存，因此，各分频时钟信号针对主频时钟信号的延迟一 致，均为寄存器的保持时间；因此，在得到的重新构造成的时钟树结构中，所有的分频时钟 都处于第二级节点，从而构造出相对平衡的时钟树结构，使得芯片内不同频率时钟信号的时 钟相位保持一致，减小了芯片时钟信号的歪斜，从而提高了时钟频率。
图1为现有的时钟树的H型结构图；图2为现有的同步分频时钟的产生装置结构图；图3为利用现有的同步分频时钟的产生装置及其方法构造出的时钟树结构图；图4为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制器芯片中的同步分频时钟的产生装置结构图；图5为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制器芯片中的同步分频时钟的产生方法流程图；图6为利用本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制器芯 片中的同步分频时钟的产生装置及其方法构造出的时钟树结构图。
具体实施方式
下面结合具体实施方式
对本发明作进一步的描述。如图4所示，为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制 器芯片中的同步分频时钟的产生装置结构图，该装置包括主频时钟信号输入端、测试使能信 号输入端、三个串联的基本分频单元和三个选择器，特别地，该装置还包括两个锁存器；其 中，由寄存器10和反相器11构成第一基本分频单元，寄存器12和反相器13构成第二分 频单元，寄存器14和反相器15构成第三分频单元。三个分频单元的连接方式相同，以第一 分频单元为例寄存器10的输出与反相器11的输入相连，反相器的输出与寄存器10的输 入相连，该反相器的输出为分频单元的输出，该输出为输入分频单元的中寄存器10的时钟 输入端的时钟信号的二分频信号。主频时钟信号M输入端与第一分频单元中寄存器10的时钟输入端相连，第一分频单元 中的反相器11的输出端和主频时钟信号M分别与第一个选择器18的两个输入端相连。第 一分频单元中的反相器11的输出端同时与第二分频单元中的寄存器12的时钟输入端相连， 第二个寄存器12和第二个反相器13构成第二个基本分频单元，连接方式同上述第一个寄存 器10和第一个反相器11。第二个反相器13的输出端与第一个锁存器16的数据输入端相 连，第一个锁存器16的时钟输入端与主频时钟信号相连，第一个锁存器16的输出端和主频 时钟信号分别与第二个选择器19的两个输入端相连。第二分频单元中的反相器13的输出端 同时与第三分频单元中的寄存器14的时钟输入端相连，第三个寄存器14和第三个反相器 15构成第三基本分频单元，连接方式同第一个寄存器10和第一个反相器11;第三分频单 元中的反相器15的输出端与第二个锁存器17相连，第二个锁存器17的时钟输入端与主频 时钟信号M相连，第二个锁存器17的输出端和主频时钟信号M分别与第三个选择器20的 两个输入端相连。三个选择器18~20的选择控制端均与测试使能信号T相连，三个选择器 18~20的输出端作为该同步时钟产生装置的输出端。该装置将输入的主频时钟信号进行三级分频，该三级分频均为二的幂次分频，即进行二、 四、八次分频。具体工作流程如下首先，由主频时钟信号M产生二分频信号。主频时钟信号M驱动第一个寄存器IO,得到数据信号通过第一个反相器ll，接回到寄存器的数据端，得到二分频信号；该二分频信号 由主频时钟信号M触发产生，因此该二分频信号相对主频时钟信号M的延时为一个寄存器 的保持时间。然后，由二分频信号产生四分频信号。二分频信号驱动第二个寄存器12,得到的输出信 号通过第二个反相器13后接回第二个寄存器12的数据端，得到原始四分频信号；该四分频信号由二分频信号触发产生，则该四分频信号相对二分频信号的延时为寄存器的保持时间， 而二分频信号相对主频时钟信号M的延时也为寄存器的保持时间，因此原始四分频信号相对 主频时钟信号M的延时为二个寄存器的保持时间。接着，由四分频时钟信号产生八分频信号。四分频信号驱动第三个寄存器14，得到的输 出信号通过第三个反相器15后接回第三个寄存器14的数据端，得到原始八分频信号。该八 分频信号由四分频信号触发产生，则该八分频信号相对四分频信号的延时为一个寄存器的保 持时间，而四分频信号相对主频时钟信号M的延时为二个寄存器的保持时间，因此原始八分 频信号相对主频时钟信号M的延时为三个寄存器的保持时间。随后，利用主频时钟信号M对原始四分频信号、八分频信号进行锁存。原始四分频信号 通过由主频时钟信号M驱动的第一个锁存器16，第一个锁存器16的输出端得到的四分频信 号。原始八分频信号通过由主频时钟信号M驱动的第二个锁存器17，在第二个锁存器17 的输出端得到的八分频信号。该步骤所得的四分频信号、八分频信号为主频时钟信号M所触 发的锁存器产生，因此，该四分频信号、八分频信号相对主频时钟信号M之间的相位差只为 一个寄存器保持时间。最后，根据输入的测试使能信号T选择输出主频时钟信号M还是分频时钟信号。得到的 二分频信号与主频时钟信号M通过第一个选择器18选f畢，得到输出的二分频时钟信号C2; 得到的四分频信号与主频时钟信号M通过第二个选择器19选择，得到输出的四分频时钟信 号C4;得到八分频信号与主频时钟信号M通过第三个选择器20选择，得到输出的八分频 时钟信号C8。三个选择器18~20由测试使能信号T控制，在工作状态时选择分频时钟信号 输出，在测试状态时选择主频时钟信号输出。如图4所示，为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制 器芯片中的同步分频时钟的产生装置结构图，该装置共包含三个基本分频单元，二个锁存器, 即锁存器的个数较基本分频单元少一个。四分频信号、八分频信号分别经过第二和三基本分 频单元产生，相对主频时钟信号M的延时为二个和三个寄存器的保持时间。再分别经过一个 锁存器后，相对主频时钟信号M的延时为一个寄存器的保持时间。而二分频信号经过第一个 基本分频单元产生，相对主频时钟信号M的延时为一个寄存器的保持时间。因此该装置为了 保证同步分频时钟信号的相位一致，需要三个串联的基本分频单元，二个锁存器，即锁存器 个数较基本分频单元少一个。如图4所示，为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制器芯片中的同步分频时钟的产生装置结构图，该装置中包含三个用于可测性设计的选择器， 分别与二、四、八分频信号和主频时钟信号M相连，并由测试使能信号T与选择信号相连来控制选择器的输出。当测试使能信号为"0"时，该装置处与工作状态，输出信号为二分频时 钟信号C2、四分频时钟信号C4、八分频时钟信号C8;当测试使能信号为"1"时，该装置 处于测试状态，输出信号为主频时钟信号M。这样保证在测试状态，所有寄存器所接的时钟 为同一个时钟信号。如图5所示，为本发明所提供的用于国标GB20600地面数字电视多媒体广播基带调制 器芯片中的同步分频时钟的产生方法流程图，该方法的具体流程可为St印l:由主频时钟信号产生二分频同步时钟信号。主频时钟信号驱动寄存器10，得到 数据信号通过反相器11，接回到寄存器的数据端，得到二分频时钟信号。该二分频信号与主 频时钟信号的延时为一个寄存器延时。Step2:由二分频时钟信号产生四分频同步时钟信号。二分频信号驱动寄存器12，得到 的输出信号通过反相器13后接回寄存器12的数据端，得到四分频信号。该四分频信号与主 频时钟信号的延时为两个寄存器延时。Step3:由四分频时钟信号产生八分频同步时钟信号。四分频信号驱动寄存器14，得到 的输出信号通过反相器15后接回寄存器14的数据端，得到八分频信号。该八分频信号与主 频时钟信号的延时为三个寄存器延时。Step4:利用主频时钟信号对四、八分频信号进行锁存。由Step2中得到的四分频信号 通过由主频时钟信号驱动的锁存器16，在锁存器16的输出端得到四分频信号。由Step3中 得到的八分频信号通过由主频时钟信号驱动的锁存器17，在锁存器17的输出端得到八分频 信号。该步骤所得的四、八分频信号与主频时钟信号之间的相位差为一个寄存器延时。Step5:根据输入的测试信号选择输出主频时钟信号还是分频时钟信号。由Stepl中得 到二分频时钟信号与主频时钟通过选择器18选择，得到输出的二分频时钟信号。由Step4 中得到四分频时钟信号与主频时钟通过选择器19选择，得到输出的四分频时钟信号。由 Step4中得到八分频时钟信号与主频时钟通过选择器20选择，得到输出的八分频时钟信号。三个选择器18~20由测试使能信号控制，在工作状态选择原始分频信号输出，在测试状态选 择主频时钟分频信号输出。如图6所示，为利用本发明所提供的用于国标GB20600地面数字电视多媒体广播基带 调制器芯片中的同步分频时钟的产生装置及其方法构造出的时钟树结构图，与图3中现有的 方法构成的时钟树结构相比，利用主频时钟信号M锁存已经产生的原始四分频信号、原始八 分频信号，则二分频时钟信号C2、四分频时钟信号C4、八分频时钟信号C8均可视为由主 频时钟信号M经过一个寄存器产生的分频信号，相对主频时钟信号M的延时相同，而由三 个串联的基本寄存器单元产生的时钟则被视为数据路径不被考虑在时钟树的拓扑结构中，因此二分频时钟信号C2、四分频时钟信号C4、八分频时钟信号C8均处于第二级时钟树结构 中，在逻辑上保证了时钟树结构的平衡。不必在时钟树综合(Clock Tree Synthesis ，简 称CTS)过程中插入大量的缓冲器来保证时钟信号的歪斜最小化，因此，节省了大量的绕线 资源，对于减小芯片的面积有很大贡献。同时也节省了EDA工具在计算CTS结构上所使用 的时间，缩短了芯片的设计周期。
权利要求
1.数字电视调制器芯片中同步分频时钟的产生装置，该装置包括一个主频时钟信号输入端、一个测试使能信号输入端、三个串联的基本分频单元和三个选择器，其特征在于，该装置还包括两个锁存器；其中，主频时钟信号(M)与三个基本分频单元依次串联起来，得到二分频信号，原始四分频信号和原始八分频信号，具体连接方式为主频时钟信号(M)与第一个基本分频单元的寄存器输入端相连，产生二分频信号，二分频信号与第二个基本分频单元的寄存器输入端相连，产生原始四分频信号，原始四分频信号与第三个基本分频单元的寄存器输入端相连，产生原始八分频信号；原始四分频信号和原始八分频信号分别接入两个锁存器的数据端，并在两个锁存器的时钟端均输入主频时钟信号，在两个锁存器的输出端得到四分频信号和八分频信号；由第一个基本分频单元输出端得到的二分频信号以及两个锁存器输出端得到的四分频信号、八分频信号分别与三个选择器的输入端之一连接，三个选择器的另一端均与主频时钟信号(M)相连，三个选择器的选择信号端与测试使能信号(T)输入端相连，三个选择器的输出端为该装置的输出端。
2. 根据权利要求1所述的数字电视调制器芯片中同步分频时钟的产生装置,其特征在于， 该装置还包括测试使能信号(T)输入端分别与每个选择器的使能端相连，当测试使能信号(T)为1时，选择器输出主频时钟信号(M); 当测试使能信号(T)为O时，选择器输出分频时钟信号(C2、 C4、 C8)。
3. 根据权利要求1所述的数字电视调制器芯片中同步分频时钟的产生装置，其特征在于， 选择器的个数与基本分频单元的个数相等，锁存器的个数比基本分频单元的个数少一个。
4、 应用权利要求1所述装置的数字电视调制器芯片中同步分频时钟的产生方法，其特征 在于，该方法包括以下步骤a) 对所述电路的主频时钟信号进行三级分频；b) 将分频后得到的分频时钟信号进行锁存；c) 选择锁存后的分频时钟信号与主频时钟信号其中之一作为最终的分频时钟信号。
5、 根据权利要求4所述的数字电视调制器芯片中同步分频时钟的产生方法，其特征在于, 步骤a)中进行的三级分频均为二的幂次分频。
6、 根据权利要求4所述的数字电视调制器芯片中同步分频时钟的产生方法，其特征在于, 所述的二的幂次分频包括二分频、四分频、八分频。7.根据权利要求4所述的数字电视调制器芯片中同步分频时钟的产生方法,其特征在于， 步骤c)为根据所述电路是处于工作状态还是测试状态来选择最终的分频时钟信号， 当所述电路处于工作状态时，选择锁存后的分频时钟信号；当所述电路处于测试状态时，选择主频时钟信号。
全文摘要
本发明提供了数字电视调制器芯片中同步分频时钟的产生装置及其方法，用于国标GB20600地面数字电视多媒体广播基带调制器芯片中，可对主频时钟信号进行二的幂次分频。该装置包括一个主频时钟信号输入端、一个测试使能信号输入端、三个串联的基本分频单元和三个选择器，特别地，还包括两个锁存器。该装置及其方法利用寄存器及反相器对主频时钟信号分别进行二、四、八分频，同时利用主频时钟信号对分频信号进行锁存，得到的分频信号通过选择器才成为最终的分频时钟信号。主要优点在于，可将各分频时钟信号针对主频时钟信号的传递延时进行平均，减少同步时钟信号的歪斜，从而降低整个集成电路芯片的时钟歪斜，提高芯片的频率和性能。
文档编号G06F1/04GK101216721SQ200710304698
公开日2008年7月9日 申请日期2007年12月28日 优先权日2007年12月28日
发明者展 张, 帅 张, 张晓林, 苏琳琳 申请人:北京航空航天大学