专利名称：一种实现多相位时钟分数分频的装置的制作方法
技术领域：
本实用新型涉及数模混合芯片中的分频器，特别涉及一种实现多相位时钟分数分 频的装置。
背景技术：
在如今的集成电路(Integrated Circuit, IC)中，尤其是通信系统类，集成了越来 越多的子系统。许多子系统之间都需要一个时钟信号(Clock)来同步(Synchronization)。 因为标准的不同，不同子系统间需要的同步时钟频率是不一样的，但是，为了节省芯片面积 和减小功耗，人们往往倾向于在一个芯片上使用一个锁相环(Phase-locked Loop,PLL)。因 此，在芯片设计中就会出现需要使用分数分频产生一个频率时钟的情况。为了减小由此产生的同步时钟的抖动，其中一种最常用的实现分数分频的方法是 先用锁相环产生一系列频率一致、相位差固定的时钟信号，再使用数字逻辑电路通过循环 往复的时钟选择产生最终的时钟信号。图1所示即为现有技术中一种多相位时钟分频的电 路示意图，图中110是一多工器(Multiplexer)，120是一累加器(Accumulator)，130是一 分频器(Divider)。其中，累加器的输出作为多工器的选择信号，而多工器的输出作为累加 器和分频器的时钟信号。正常工作时，多工器在每一个时段根据累加器的输出信号SEL从 CLKO CLKn-I中选择一个时钟作为时钟信号Cl输出，由于CLKO CLKn-I之间的相位差 均为Tref/n，因此，若频率码MOD设为m，分频器的分频比设为M，则输出时钟信号Cout的频 率为η· ^/(πι·Μ)，即相当于对输入时钟Ui了分数分频操作，分频比为(m.M)/n。但 是图1所示的电路中存在一个问题是，当输入多工器110的参考时钟频率高或者η值
较大，即两两时钟之间的相位差(^ )较小时，在两个时钟上升沿之间的时间ΔΤ较短(如
η
图2所示)，累加器120不能在此时间内完成累加操作，导致不能够产生正确的输出频率。 另外，图1所示的电路中还存在一个问题是，时钟Cl为多工器110和累加器120经过倍频 产生的，因此时钟Cl的频率较高，对于后面的分频器130的速度要求较高，因而现有的多相 位时钟分频技术比较适合于低频的应用。为了能够对更高频率的时钟信号进行分频，现有技术中还有图3所示的一种多相 位时钟分频电路，其中210是一多工器(Multiplexer)，220是一累加器(Accumulator)，230 是一计数器(Counter)，240是一触变电路(ToggleCircuit)。多工器210在每一个时段根 据累加器220的输出信号SEL从CLKO CLKn-I中选择一个时钟作为时钟信号Cl输出，计 数器230对输出的Cl信号上升沿计数，当计数到N的时候输出一脉冲信号C2，触发累加器 进行累加，改变多工器的选择信号SEL。因为CLKO CLKn-I之间的相位差均为Tref/n，因 此，若频率码MOD设为m，则每隔(N+m/n) Tref时间C2产生一个脉冲，输出信号Cout的频率 为fMf/[2 (N+m/n)]，分频比为2 (N+m/n)。此技术的缺点是，当多工器的输出选择在图4所 示的阴影时段改变时，多工器的输出将会产生一个错误的上升沿(False Edge)，从而误触 发累加器和触变电路，导致产生错误的时钟信号。因此，需要提出一种适用于高频率的多相位时钟分频电路，以避免出现上述的误触发。
实用新型内容本发明所要解决的技术问题是，提供一种实现多相位时钟分数分频的装置，从而 对高频时钟信号进行分数分频。为了解决上述问题，本实用新型公开了一种实现多相位时钟分数分频的装置，包 括累加器、触变电路和沿检测单元，其中所述沿检测单元包括η个并行的沿检测电路和一个或门，每个沿检测电路根据 所述累加器产生的使能信号对输入的两个时钟信号的沿进行检测，产生控制信号PR0G，各 沿检测电路输出的控制信号PROG经过所述或门后产生控制信号PR0G_0R，所述控制信号 PR0G_0R作为时序控制信号输入到所述累加器，同时所述控制信号PR0G_0R作为触发信号 输入到所述触变电路；其中，所述η个沿检测电路中，向各沿检测电路输入的两个时钟信号之间的相位 差均相等，所述η与输入的时钟信号的总数目相同。进一步地，上述装置中，所述沿检测电路包括控制模块和沿触发模块，其中所述 控制模块，对输入的第一时钟信号的上升沿进行计数，并在计数到预定值时，检测第一时钟 信号的下降沿，并根据检测结果产生第二时钟信号上升沿检测的使能信号；所述沿触发模块，在第一时钟信号的第一个上升沿来到时，将控制信号PROG置 位，其后根据所述控制模块产生的第二时钟信号上升沿检测的使能信号和所述累加器产生 的使能信号，检测第二时钟信号的上升沿，在第二时钟信号的上升沿到来时，将控制信号 PROG复位。所述预定值为Ν_1，Ν为整数，其中，N小于等于所要实现的分频比的整数部分的二 分之一。优选的，当所要实现的分频比的整数部分为偶数时，N等于所述分频比的整数部分 的二分之一。
mm各沿检测电路输入的两个时钟信号之间的相位差均为一？^，其中，一为所要实现
ηη
的分频比减去2Ν后剩余的分数部分的二分之一，Tref为输入的时钟信号的周期。所述控制模块包括用于对第一时钟信号的上升沿计数的计数器和用于检测第一 时钟信号的下降沿的D型触发器。所述计数器为可编程计数器。所述沿触发模块包括用于检测第一时钟信号上升沿的第一 D型触发器、用于检测 第二时钟信号上升沿的第二 D型触发器、两个与门，一个或非门和一个非门。所述触变电路，用于将所述沿检测单元输出的控制信号PR0G_0R触变产生占空比 为50%的时钟信号。所述每个沿检测电路根据所述累加器产生的使能信号对输入的两个时钟信号的 沿顺序地进行检测。所述累加器，用于累加固定码以产生所述使能信号。采用本发明技术方案，可以对高频时钟信号进行某些特定分频比的分数分频，而且本发明技术方案实现起来比较简单。
图1为现有技术中一种多相位时钟分频电路的示意图；图2为图1所示电路中可能出现的技术难点示意图；图3为现有技术中另一种多相位时钟分频电路的示意图；图4为图3所示电路中可能出现的技术难点示意图；图5为本发明所提出的多相位时钟分数分频的装置示意图；图6为图5所示装置正常工作时的内部关键信号关系示意图；图7为图5所示装置中沿检测单元的内部结构示意图；图8为图5所示装置沿检测单元正常工作时内部信号关系示意图。
具体实施方式
以下结合附图及具体实施例对本发明技术方案做进一步详细说明。一种实现多相位时钟分数分频的装置，其所要实现的分频比为+ ，如图5
、 η)
所示，包括沿检测单元、累加器(330)和触变电路(340) (Toggle Circuit)。其中，累加器(Accumulator)，用于累加固定码以产生使能信号(ENABLE)，其中累 加器依据由沿检测单元输出的控制信号组合而成的信号PR0G_0R进行时序控制；触变电路(Toggle Circuit)，根据信号PR0G_0R触发产生占空比为50%的时钟信 号(CLKout)；沿检测单元，包括并行的η路沿检测电路(310)和一个或门(320)，η的取值与 输入的时钟信号的总数目相等，每个沿检测电路(310) (EdgeDetector)依据累加器(330) (Accumulator)产生的使能信号(ENABLE)顺序地对两两时钟信号的沿进行检测，并产生控 制信号PROG(如图5所示，第一个至第n个沿检测电路产生的控制信号分别为PR0G_0 PR0G_n-l)，再由或门(320)将这些控制信号组合成统一的控制信号PR0G_0R，控制信号 PR0G_0R作为时序控制信号输入到累加器330，作为触发信号输入给触变电路(340)，触变 电路(340)根据该触发信号产生占空比为50%的输出时钟信号。由于图5所示的装置中或门(320)将各沿检测单元产生的控制信号PR0G_0 PR0G_n-l组合成控制信号PR0G_0R，而累加器是由PR0G_0R的下降沿触发的，因此该组控制 信号(PR0G_0 PR0G_n-l)高电平是不重叠的，沿检测单元中各沿检测电路是顺序工作的。
控制信号PR0G_0 PR0G_n-l高电平的长度(即高电平的持续时长)均为[(iV-1) + ·^ Tref,
其中，N为整数，且N小于等于所要实现的分频比的整数部分的二分之一(其中，当所要实 现的分频比的整数部分为偶数时，N的优选取值是等于分频比的整数部分的二分之一，当所
要实现的分频比的整数部分为奇数时，N的值是小于分频比的整数部分的二分之一)，1即
为所要实现的分频比的分数部分的二分之一，各高电平之间均相差Tref，如图6所示，PR0G_
OR信号是一个周期为+ 的信号，而由PR0G_0R信号触变产生的占空比是50%的ii
号CLKout周期为
倍的分数分频。在本实施例中，每个沿检测电路如图7所示，进一步包括控制模块(Control Module) (420)和沿触发(Edge Trigger)模块(410)；控制模块(420)包括一个计数器 (421)和一个D型触发器(422)，沿触发模块(410)包括两个D型触发器(411)和(412)、两 个与门(413)和(416)，一个或非门(414)和一个非门(415)；沿触发模块的工作原理如图8所示，当控制模块的使能信号enablejiiodule为高 时，此沿触发模块开始工作，计数器(421)开始对第一时钟信号(CLKa)的上升沿计数，而当 第一时钟信号(CLKa)的第一个上升沿来到时，D型触发器(411)的输出置位，信号PROG变 为高电平。初始时，信号cnt和enable_Clkb均为低电平，D触发器(412)处于复位状态。 当计数器(421)计数到预定值(N-I)时(其中，N即为所要实现的分频比的整数部分的值 的二分之一)，信号cnt置为高电平，D触发器(422)在第一时钟信号(CLKa)的下一个下降 沿对信号cnt采样后，将第二时钟信号(CLKb)的上升沿检测的使能信号(即信号enable clkb)置为高电平，使D触发器(412)处于正常工作状态，待第二时钟信号(CLKb)的下一个 上升沿来临时，D触发器(412)的输出置位。此时，因为D触发器(411)和(412)的输出均 为高电平，所以信号clr复位，进而同时复位D触发器(411)和(412)，使信号PROG重新复
位为低电平。在本实施例中由于所要实现的分频比的分数部分的二分之一为1，而相邻的输
入时钟信号之间的相位差正好为，因此将相邻的时钟信号作为第一时钟信号与第二时
钟信号输入给各沿检测电路即可，这样，信号PROG高电平的长度为而在其他场景中，若要实现的分频比为2
时，则将相位差为两两时
钟信号分别输入给沿检测单元中的各个沿检测电路，一即为所要实现的分频比中减去整数
2Ν后剩余的分数部分的二分之一，例如将CLKO和CLKm输入第一个沿检测电路，将CLKm和 CLK2m输入第二个沿检测电路，依此类推，将CLKn-m和CLKO输入第η个沿检测电路，这样则
的输出时钟信号，即实现了分频比.f
可以产生频率为 从上述实施例可以看出，从累加器的触发信号到累加器输出达到稳定使能下-沿检测电路的允许时间为一个输入时钟周期Τ&，因此允许较高的输入时钟频率(fMf)和较
大的η值，即较小的输入时钟相位差(^ ),从而可以实现更多的分数分频比。另外，本发明技术方案，并未直接采用多工器选通不同的时钟信号，而是使用不同时钟信号两两之 间固定的沿关系，先产生一系列关系固定、频率一致的控制信号，再把这些控制信号组合起 来，经过触变电路，产生一个占空比为50%、周期为输入信号周期分数倍的时钟信号，达到 分数分频的功能，因此不需要额外的控制电路来防止出现一些错误的信号沿从而导致分频 出现错误。在实际使用时，计数器也可以使用可编程计数器，从而可以通过配置寄存器的方 式调整本发明分频电路的分频比。 以上所述，仅为本实用新型的较佳实例而已，并非用于限定本实用新型的保护范 围。凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本 实用新型所附的权利要求的保护范围之内。
权利要求一种实现多相位时钟分数分频的装置，包括累加器和触变电路，其特征在于，该装置还包括沿检测单元，其中所述沿检测单元包括n个并行的沿检测电路和一个或门，每个沿检测电路根据所述累加器产生的使能信号对输入的两个时钟信号的沿进行检测，产生控制信号PROG，各沿检测电路输出的控制信号PROG经过所述或门后产生控制信号PROG_OR，所述控制信号PROG_OR作为时序控制信号输入到所述累加器，同时所述控制信号PROG_OR作为触发信号输入到所述触变电路；其中，所述n个沿检测电路中，向各沿检测电路输入的两个时钟信号之间的相位差均相等，所述n与输入的时钟信号的总数目相同。
2.如权利要求1所述的装置，其特征在于，所述沿检测电路包括控制模块和沿触发模 块，其中所述控制模块，对输入的第一时钟信号的上升沿进行计数，并在计数到预定值时，检测 第一时钟信号的下降沿，并根据检测结果产生第二时钟信号上升沿检测的使能信号；所述沿触发模块，在第一时钟信号的第一个上升沿来到时，将控制信号PROG置位，其 后根据所述控制模块产生的第二时钟信号上升沿检测的使能信号和所述累加器产生的使 能信号，检测第二时钟信号的上升沿，在第二时钟信号的上升沿到来时，将控制信号PROG 复位。
3.如权利要求2所述的装置，其特征在于，所述预定值为Ν-1，Ν为整数，其中，N小于等于所要实现的分频比的整数部分的二分之ο
4.如权利要求3所述的装置，其特征在于，当所要实现的分频比的整数部分为偶数时，N等于所述分频比的整数部分的二分之一。
5.如权利要求3或4所述的装置，其特征在于，m ^m各沿检测电路输入的两个时钟信号之间的相位差均为一I/，其中，一为所要实现的分ηη频比减去2Ν后剩余的分数部分的二分之一，TMf为输入的时钟信号的周期。
6.如权利要求2或3所述的装置，其特征在于，所述控制模块包括用于对第一时钟信号的上升沿计数的计数器和用于检测第一时钟 信号的下降沿的D型触发器。
7.如权利要求6所述的装置，其特征在于，所述计数器为可编程计数器。
8.如权利要求7所述的装置，其特征在于，所述沿触发模块包括用于检测第一时钟信号上升沿的第一 D型触发器、用于检测第二 时钟信号上升沿的第二 D型触发器、两个与门，一个或非门和一个非门。
9.如权利要求1、2或3所述的装置，其特征在于，所述触变电路，用于将所述沿检测单元输出的控制信号PR0G_0R触变产生占空比为 50%的时钟信号。
10.如权利要求1、2或3所述的装置，其特征在于，所述每个沿检测电路根据所述累加器产生的使能信号对输入的两个时钟信号的沿顺 序地进行检测。
11.如权利要求1、2或3所述的装置，其特征在于， 所述累加器，用于累加固定码以产生所述使能信号。
专利摘要本实用新型公开了一种实现多相位时钟分数分频的装置，涉及数模混合芯片中的分频器。本实用新型公开的装置包括累加器、触变电路和沿检测单元，其中沿检测单元包括n个并行的沿检测电路和一个或门，每个沿检测电路根据累加器产生的使能信号对输入的两个时钟信号的沿进行检测，产生控制信号PROG，各沿检测电路输出的控制信号PROG经过或门后产生控制信号PROG_OR，控制信号PROG_OR作为时序控制信号输入到累加器，同时控制信号PROG_OR作为触发信号输入到触变电路。采用本实用新型技术方案，可以对高频时钟信号进行某些特定分频比的分数分频，而且本实用新型技术方案实现起来比较简单。
文档编号H03K23/68GK201663588SQ201020148179
公开日2010年12月1日 申请日期2010年3月17日 优先权日2010年3月17日
发明者梁可 申请人:中兴通讯股份有限公司