一种高速延迟锁相环的制作方法
【专利摘要】本实用新型涉及一种高速延迟锁相环，包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，分频器的输入端接输入时钟，分频器与第一DLL延迟链连接，第一DLL延迟链与第二DLL延迟链之间通过第一反相器连接，第二DLL延迟链通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，DLL逻辑控制电路控制第一DLL延迟链和第二DLL延迟链，时钟组合电路的输出、输入时钟均进入DLL鉴相器的输入端，DLL鉴相器的输出端与DLL逻辑控制电路连接。解决了现有的延迟锁相环存在高频时钟信号丢失的技术问题，本实用新型克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。
【专利说明】一种高速延迟锁相环
【技术领域】
[0001 ] 本实用新型涉及一种高速延迟锁相环。
【背景技术】
[0002]现有的延迟锁相环结构如图1所示，输入时钟信号在经过DLL延迟链传输时有占空比失真的情况，如图2所示，这样就会导致以下缺陷:
[0003]1、高频时钟信号会丢失；
[0004]2、输入时钟信号的占空比很小时时钟信号会丢失。
【发明内容】
[0005]为了解决现有的延迟锁相环存在高频时钟信号丢失或占空比很小时时钟信号丢失的技术问题，本实用新型提供一种高速延迟锁相环。
[0006]本实用新型的技术解决方案为:
[0007]一种高速延迟锁相环，包括时钟组合电路、DLL逻辑控制电路以及DLL鉴相器，其特殊之处在于:还包括分频器、第一DLL延迟链、第二DLL延迟链、第一反相器以及第二反相器，所述分频器的输入端接输入时钟，所述分频器的输出端与第一 DLL延迟链连接，所述第一 DLL延迟链与第二 DLL延迟链之间通过第一反相器连接，所述第二 DLL延迟链的输出端通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，所述DLL逻辑控制电路同时控制第一 DLL延迟链和第二 DLL延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL鉴相器的输入端，所述DLL鉴相器的输出端与DLL逻辑控制电路连接。
[0008]上述分频器为二分分频器。
[0009]上述第一 DLL延迟链和第二 DLL延迟链完全相同。
[0010]本实用新型所具有的优点:
[0011]1、本实用新型增加一个分频器，将高频时钟信号转换为低频时钟信号，把DLL延迟链分成两个完全相同的延迟链，第一延迟链的输出时钟经过反相器后输入第二延迟链，第二延迟链的输出时钟经过反相器后输入占空比校正电路DCC和时钟组合电路，低频时钟信号经过延迟链时不会丢失，克服了高频时钟信号在延迟链里丢失的问题，实现了高速时钟信号传输。
[0012]2、经过分频器后的时钟信号频率是输入时钟的一半，占空比是50%，克服了时钟信号占空比很小时时钟信号丢失的问题，输入时钟信号的占空比对延迟锁相环性能影响很小。
[0013]3、本实用新型降低了功耗，因为在DLL延迟链里的时钟信号频率是输入时钟信号
的一半。
【专利附图】
【附图说明】
[0014]图1为现有的延迟锁相环的结构示意图；[0015]图2为现有延迟锁相环时钟信号占空比失真示意图；
[0016]图3为本实用新型高速延迟锁相环的结构示意图；
[0017]图4为延迟锁相环存在占空比失真情况下的工作过程示意图；
[0018]图5为本实用新型延迟锁相环的工作过程示意图；
[0019]图6为时钟组合电路的工作过程示意图。
【具体实施方式】
[0020]如图3所示，一种高速延迟锁相环，包括时钟组合电路、DLL逻辑控制电路以及DLL鉴相器，还包括分频器、第一 DLL延迟链、第二 DLL延迟链、第一反相器以及第二反相器，分频器的输入端接输入时钟，分频器的输出端与第一 DLL延迟链连接，第一 DLL延迟链与第二DLL延迟链之间通过第一反相器连接，第二 DLL延迟链的输出端通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，DLL逻辑控制电路同时控制第一 DLL延迟链和第二 DLL延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL鉴相器的输入端，DLL鉴相器的输出端与DLL逻辑控制电路连接。
[0021]增加一个分频器，使DLL延迟链里的时钟信号频率是输入时钟信号的一半，把DLL延迟链分成两个完全相同的延迟链，第一延迟链I的输出时钟经过反相器后输入第二延迟链2，第二延迟链2的输出时钟经过反相器后输入占空比校正电路(DCC)。时钟信号在第一延迟链I里的传输时产生的占空比失真，经过反相器后，在第二延迟链2里可以得到恢复，所以第二延迟链2的输出时钟是50%的占空比，没有占空比失真。低频时钟信号经过延迟链时不会丢失。
[0022]因为增加了一个分频器，时钟信号的频率是输入时钟信号的一半，所以需要还原与输入时钟同频的时钟信号。由时钟_000产生时钟_000_x和时钟_000_n ;由时钟_180产生时钟_180_x和时钟_180_n。用这四个时钟信号组合还原与输入时钟同频率的时钟信号。
[0023]本实用新型高速延迟锁相工作原理:
[0024]如果经过延迟链后时钟信号占空比失真，如图4所示，输出时钟的周期就不是标准的时钟周期了。假设时钟占空比失真为I输出时钟的第一个时钟周期就会比输入时钟周期小I第二个时钟周期就会比输入时钟周期大δ。
[0025]本实用新型的延迟锁相环采用的延迟链是两个完全相同的第一延迟链I和第二延迟链2，两个延迟链有相同的占空比失真。如图5所示，假设每个延迟链的占空比失真都是S，经过第一个延迟链后的时钟信号的高电平比半个时钟周期小δ，低电平比半个时钟周期大S。经过反相器后的时钟_η的高电平比半个时钟周期大δ，低电平比半个时钟周期小S。由于第二个延迟链的占空比失真，经过第二个延迟链后的时钟信号高电平就刚好是半个时钟周期，从而保证了时钟信号的占空比没有失真。
[0026]DLL延迟链没有占空比失真，如图6所示:时钟_000_χ的上升沿产生输出时钟的第一个上升沿。时钟_180_χ的上升沿产生输出时钟的第一个下降沿。时钟_000_η的上升沿产生输出时钟的第二个上升沿。时钟_180_η的上升沿产生输出时钟的第二个下降沿。本实用新型的高速延迟锁相环实现了时钟_000_χ和时钟_000_η没有占空比失真的问题，那么就保证了输出时钟的每个时钟周期都是标准的。
【权利要求】
1.一种高速延迟锁相环，包括时钟组合电路、DLL逻辑控制电路以及DLL鉴相器，其特征在于:还包括分频器、第一 DLL延迟链、第二 DLL延迟链、第一反相器以及第二反相器，所述分频器的输入端接输入时钟，所述分频器的输出端与第一 DLL延迟链连接，所述第一 DLL延迟链与第二 DLL延迟链之间通过第一反相器连接，所述第二 DLL延迟链的输出端通过第二反相器同时与占空比校正电路DCC和时钟组合电路的输入端连接，所述DLL逻辑控制电路同时控制第一 DLL延迟链和第二 DLL延迟链，时钟组合电路输出的输出时钟和输入时钟均进入DLL鉴相器的输入端，所述DLL鉴相器的输出端与DLL逻辑控制电路连接。
2.根据权利要求1所述的高速延迟锁相环，其特征在于:所述分频器为二分分频器。
3.根据权利要求1或2所述的高速延迟锁相环，其特征在于:所述第一DLL延迟链和第二 DLL延迟链完全相同。
【文档编号】H03L7/085GK203563053SQ201320680569
【公开日】2014年4月23日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】亚历山大, 刘成 申请人:西安华芯半导体有限公司