一种基于多环锁相的频率合成器的制作方法

本实用新型涉及一种频率合成器，具体涉及一种基于多环锁相的频率合成器。

背景技术：

频率合成发展主要经历了DAS(模拟频率合成器)，PLL(锁相频率合成器)，DDS(直接数字合成器)三个阶段，各有优势与缺陷。DAS频率转换较快，但是体积较大；PLL噪音低但是由于鉴相器的频率低，如果要扩大输出频率范围就必须增大鉴相频率和N值，这样频率步进大，分辨率低；DDS分别率高但是效率低且噪音比较大。所以人们转向研究直接模拟频率合成技术，它用一个或几个参考频率源经谐波发生器变成一系列谐波，再经混频、分频、倍频和滤波等处理产生大量的离散频率，这种方法的优点是频率转换时间短、相位噪声低，但由于采用大量的混频、分频、倍频和滤波等途径，使频率合成器的体积大、成本高、结构复杂、容易产生杂散分量且难于抑制。

技术实现要素：

本实用新型的目的在于：针对上述由于采用采用单纯的采用PLL或DDS而无法兼顾分辨率高和噪音低的问题，本实用新型提供一种基于多环锁相的能兼顾分辨率高和噪音低的频率合成器。

本实用新型采用的技术方案如下：

一种基于多环锁相的频率合成器,包括信号发生模块，与信号发生模块连接的整形模块，与整形模块分别连接的第一分频模块和第三分频模块，与第一分频模块连接的细调模块，与细调模块连接的第二分频模块，与第二分频模块连接的第一鉴相模块，与鉴相模块连接的第一压控振荡模块，第三分频模块与粗调模块连接，粗调模块包括依次连接的第二鉴相模块，滤波模块，第二压控振荡模块，另外还包括第五分频模块，第二压控振荡模块通过第五分频模块与第二鉴相模块连接，第二压控振荡模块与第四分频模块连接，第四分频模块与混频模块连接，混频模块与第一鉴相模块连接，第一压控振荡模块与混频模块连接。其中第一分频模块和第二分频模块和第三分频模块以及第四分频模块是4个固定比率的分频器；根据实际需要来定比率。

具体地，信号发生模块采用晶振；第一分频模块和第三分频模块和第二分频模块和第四分频模块均采用分频器；第五分频模块采用可编程分频器；第二鉴相模块和第一鉴相模块均采用鉴相器；混频模块采用混频器；第一压控振荡模块和第二压控振荡模块均采用压控振荡器；细调模块采用直接数字式频率合成器。

具体地，细调模块芯片采用AD9954。

具体地，粗调模块芯片采用ADF4106。

本申请中将细调模块(即DDS环路)的输出频率作为PLL系统的参考信息，通过较高的鉴相频率来缩短PLL的系统的参考信号，并且利用DDS的高频分辨率来保证电路输出信号的频率间隔，同时PLL环路滤波对DDS的杂散分量有一定的抑制作用。从而使得整个系统的分辨率较高且同时噪音较小，结构也较为简单。

多环锁相频率合成器主要作用部分粗调模块和细调模块；粗调模块通过PLL环路实现；细调模块主要通过DDS环路实现；包括DDS环路，PLL环路(即粗调模块)，环路滤波器，整形电路，分频电路，混频器，鉴相器和压控振荡器组成。其中PLL与DDS是多环锁相频率合成器的兼顾分辨率和噪音小的实现的直接影响因素。其中AD9954具有一个14位的DAC 高达400MSPS的DDS，内部集成高速，高性能的DAC形成数字可编程，能产生高达200MHz 模拟正弦波的能力。频率控制字的加载通过串行I/O口。AD9954外围电路主要包括晶振输入部分，以及信号放大模块以及整波模块。而其他的器件采用常用的器件就可以实现,属于可替换器件。

集成锁相环芯片ADF4106具有较高的工作频率，最高达到6.0GHz，为上下变频提供本振信号。该芯片主要由低噪声数字鉴相器，精确电荷泵，可编程参考分频器，可编程A、B 计数器及双模前置分频器(P/P+1)等部件组成。数字鉴相器用来对R计数器和N计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此，降低了相位噪声和参考杂散。精确电荷泵采用可编程电流设置完成输出。可编程参考分频器实际上是一个14bit的R计数器，主要完成对外部恒温晶振进行分频，分频比的范围是1至16383，从而得到参考频率。可编程A、B计数器及双模前置分频器(P/P +1)共同完成主分频比N(N＝BP+A),双模前置分频器(P/P+1)也是可编程的，P的取值有几种模式：8/9，16/17，32/33，64/65。ADF4106的最大特点就是它的极高的工作频率，使得许多高频系统的倍频装置得以精简，还简化了系统结构，降低了功耗和设备成本。同时具有一个简单的SPI兼容串行接口向器件引脚CLK,DATA，LE写数据，当LE为上升沿时，将CLK每个时钟上升沿存储到寄存器中的24位数据送入。本申请中的粗调部分就是采用锁相环(PLL)；锁相环(PLL)是一个相位误差控制系统，通过将输入信号与压控振荡器(VCO)输出信号之间的相位进行比较，产生相位误差电压经处理后去调整压控振荡器的相位。当环路锁定时，输入信号与压控振荡器输出信号频差为零，相位差不再随时间变化，此时误差控制电压为一固定值，压控振荡器输出频率与输入信号频率相等。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：

1.本申请中将DDS的输出频率作为PLL系统的参考信息，通过较高的鉴相频率来缩短 PLL的系统的参考信号，并且利用DDS的高频分辨率来保证电路输出信号的频率间隔，同时 PLL环路滤波对DDS的杂散分量有一定的抑制作用。从而使得整个系统的分辨率较高且同时噪音较小，结构也较为简单。

2.DDS环路主控芯片采用AD9954，AD9954具有一个14位的DAC高达400MSPS的DDS，内部集成高速，高性能的DAC形成数字可编程。

3.集成锁相环芯片ADF4106具有较高的工作频率，最高达到6.0GHz。

附图说明

图1是本实用新型多环锁相的频率合成器的结构图；

图2是细调模块电路图；

图3是粗调模块电路图；

图中标记：1-信号发生模块；2-整形模块；3-第一分频模块；4-细调模块；5-第二分频模块；6-第一鉴相模块；7-第一压控振荡模块；8-第三分频模块；9-第二鉴相模块；10- 第五分频模块；11-滤波模块；12-第二压控振荡模块；13-第四分频模块；14-混频模块

具体实施方式

本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

下面结合图1、图2、图3对本发明作详细说明。

实施例1

一种基于多环锁相的频率合成器,包括信号发生模块1，与信号发生模块1连接的整形模块2，与整形模块2分别连接的第一分频模块3和第三分频模块8，与第一分频模块3连接的细调模块4，与细调模块4连接的第二分频模块5，与第二分频模5块连接的第一鉴相模块6，与第一鉴相模块6连接的第一压控振荡模块7，第三分频模块8与粗调模块连接，粗调模块包括依次连接的第二鉴相模块9，滤波模块连11，第二压控振荡模块12，另外还包括第五分频模块10，第二压控振荡模块12通过第五分频模块10与第二鉴相模块9连接，第二压控振荡模块12与第四分频模块13连接，第四分频模块13与混频模块14连接，混频模块14与第一鉴相模块6连接，第一压控振荡模块7与混频模块14连接。

信号发生模块1采用晶振；第一分频模块1和第三分频模块8和第二分频模块5和第四分频模块13均采用分频器；第五分频模块10采用可编程分频器；第二鉴相模块9和第一鉴相模块6均采用鉴相器；混频模块14采用混频器；第一压控振荡模块7和第二压控振荡模块12均采用压控振荡器；细调模块4采用直接数字式频率合成器。

细调模块4主控芯片采用AD9954。AD9954外围电路主要包括信号发生模块，采用晶振输入，就是在芯片AD9954的2个接口osc/refc l k通过晶振Y2连接在一起，晶振Y2的1 端与电容C39相连，晶振Y2的2端与电容C40相连，C39与C40在连接一起。AD9954的接口IOUT(20)和AVDD(13)通过电阻R16相连，AD9954的接口IOUT(21)与接口AVDD(13) 通过R17相连，再与IOUT(20)和AVDD(13)通过电阻R16相连的接点通过电容C58相连，再连接电压放大芯片AD8192的输入接口IN；AD8192的接口REF再连接放大芯片AD431的接口Vout，在两个接口中输入参考电压；AD8192的接口OUT和FB通过R58相连再通过R59 与电容C69与AD8192的接口REF相连，AD8192的接口OUT和FB通过R58相连后再连接到多个滤波部分，再输出，连接下一个模块。

粗调模块芯片采用ADF4106。主要实现为混频器提供本振信号；频率合成器的输出管脚是4脚：RFA和5脚RFB，这两路输出差分高频信号，通过匹配网络和谐振滤波网络送入混频器的差分输入端；频率合成器初始化时控制数据的CLK脚、DATA脚、LE脚，与测试输出用的接口连接，以便与FPGA芯片连接，作为其输入输出控制接口。