基于延迟链结构的时域放大器的制造方法
【专利摘要】本发明公开了一种基于延迟链结构的时域放大器，该时域放大器包括时间采样保持单元、时间放大单元、触发器和异或门，其中：时间采样保持单元，由使能高电平信号触发，用于实现对输入脉冲信号Tin的采样和保持；时间放大单元，用于对采样的和保持的输入脉冲信号Tin进行线性放大；触发器，由输入脉冲信号Tin的下降沿触发；异或门，用于对时间放大单元输出与触发器的输出进行异或逻辑运算，将高电平转为低电平，实现输入脉冲信号Tin的M倍放大。本发明所提供的基于延迟链结构的时域放大器可以实现线性、精确和可以动态设定的时间放大增益值。其应用在TDC中，可使得TDC的转换速率获得提高。
【专利说明】
基于延迟链结构的时域放大器
技术领域
[0001 ]本发明有关一种基于延迟链结构的时域放大器(time amplifier),特别是一种适 用于时间-数字转换器(TDC)的时域放大器。
【背景技术】
[0002] 模拟、混合信号电路的数字化实现趋势（例如全数字锁相环AD化Ls和时域模数转 换器ADCs)使得时域至数字域转换器(TDC)变得越来越重要。如图1所示，图1为传统化L与全 数字化L、ADC与时域ADC的结构框图对比。在AD化L中，TDC和数字环路滤波器(DLF)取代了传 统的模拟电路(电荷累和环路滤波器）。然而，为了最小化数字锁相环的输出时钟抖动，需要 提高TDC的精度。另一方面，为了最大化数字锁相环的输入频率范围，需要提高TDC的输入时 间范围。
[0003] 为此，学者们利用先进的CMOS集成电路技术，发展了大量的TDC技术。当前的CMOS TDC技术主要基于口延迟单元，受益于CMOS工艺特征尺寸减小，Π 延迟单元的延迟时间相应 减小，运有利于TD別寸间精度的提高。
[0004] 延时链TDC是最早、也是最广为应用的定制TDC结构，其工作原理和结构与传统电 压模式快闪型模数转换器ADC相似。它由口延迟单元级联、寄存器和溫度计编码器组成。运 种结构的优点是结构简单、可W用数字逻辑口实现，特别是时间数字转换速率是所有定制 TDC结构中最快的，但是它的时间精度受限于口延迟时间，同时它的时间量程范围小，为增 加其时间量程范围往往导致延迟单元的数量呈线性增加，从而增加忍片面积和功耗，此外， 也减小了时间数字转换速率。
[0005] 为了解决上述问题，采用口延迟单元来实现低于单个口延迟的时间分辨率，学者 们提出了游标型TDC结构，运种TDC包含了两条各有相同个数延迟单元的延迟线，通过使两 条延迟线中口延迟单元的延迟时间tdl和td2存在细微的时间差，即可实现精度为A = tdl- td2的时间间隔测量，因此，理论上通过调整两条延迟线延迟单元的时间差，可W测量到无 限小的时间精度。2000年，D.Pio化等人设计了一款游标型TDC，其最高分辨率可达5ps。但 是，游标型TDC对时间精度的提高也不是无限提高的，实际提高倍数限制在4-10倍。同时，延 迟链TDC中的限制因素（比如时间量程范围，延迟单元的不匹配误差导致的线性度差)在游 标型TDC中更加严重，在相同时间量程范围内其转换速率也低于延迟链TDC。尽管可W采用 校准技术补偿运些误差，但是校准技术复杂且需要依据系统结构而定。
[0006] 近年来，为了在提高TD別寸间精度的同时，提高其转换速率，时间放大器思想应运 而生，基于时间放大器，可W对时间间隔进行"粗量化-放大-细量化"，仅仅使用粗糖的量化 器便能得到较高的时间分辨率。为此，有研究者提出了不同类型的时域放大器。在文献 [Time difference amplifier]和[A 9b，1.25ps resolution coarse-fine time-to- digital converter in 90nm CMOS that amplifies a time residue]中，时域放大器通 过采用输入时变延迟的SR锁存器来实现，如图2所示，SR锁存器工作于亚稳态区。但是其缺 点是:①运种时域放大器的增益不可预测且不精确;②由于其亚稳态特性，所W需要校正； ③输入线性范围非常小，增益不可变。文献[A 1.25ps resolution 8b巧clic TDC in 0.13μπι CMOS]提出了一种不同的亚稳态时域放大器，如图3所示。虽然该电路也采用类似于 图2所示的交叉禪合结构，但是其增益相对易于控制，因为其增益通过设置两条放电路径间 的不同放电量来决定，增益大约为2,由于是交差禪合结构，该电路仍然存在增益不精确性 和输入线性范围不足的问题，所W也需要校正。文献[A128-channel，9ps column-parallel two-stage TDC based on time difference amplification for time-resolved imaging]提出了另外一种时域放大器，如图4所示，其有别于前面两种时域放大器。通过采 用交叉禪合延迟单元链及它们传输时间的不同，来获得时间的放大。但是运种结构也存在 着非线性增益和需要化L来校正的问题，同时，增益不可变。为了在宽的输入范围内获得线 性、精确和可变的增益，文献[A 7bit，3.75ps resolution two-step time-t0-digital converter in 65nm CMOS using pulse-train time amplifier]提出了一种脉冲序列时 域放大器，如图5所示。运种结构的基本思想是将N个相同脉冲(脉冲宽度为Tin)构成的序列 等价于一个宽的脉冲，运个宽脉冲的脉冲宽度为NXTin。脉冲序列与宽脉冲具有相同的总 脉冲宽度，因此通过运一概念，可实现Tin脉冲宽度放大为NXTin的脉冲宽度。但是，运种时 域放大器结构为了避免脉冲序列中脉冲间的重叠，其需要足够长的延迟时间，因此运会导 致TDC转换速率的降低。
[0007] 鉴于W上背景，需要提出一种能够满足在宽的输入范围内可获得线性、精确和可 变的增益、且能提高其应用的TDC转换速率的基于延迟链结构的时域放大器。
【发明内容】
[0008] (一)要解决的技术问题
[0009] 本发明的主要目的在于提供一种增益是线性、精确W及可W动态设定、改变的基 于延迟链结构的时域放大器。
[0010] (二很术方案
[0011] 为达到上述目的，本发明提供了一种基于延迟链结构的时域放大器，该基于延迟 链结构的时域放大器包括时间采样保持单元、时间放大单元、触发器和异或口，其中：时间 采样保持单元，由使能高电平信号触发，用于实现对输入脉冲信号Tin的采样和保持;时间 放大单元，用于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器，由输入脉冲信 号Tin的下降沿触发;异或口，用于对时间放大单元输出与触发器的输出进行异或逻辑运 算，将高电平转为低电平，实现输入脉冲信号Tin的Μ倍放大。
[0012] 上述方案中，所述时间采样保持单元具有第一延迟链，该第一延迟链由多个延迟 单元串联而成，各延迟单元的使能端由使能高电平信号触发，将输入脉冲信号Tin采样并保 持在时间采样保持单元的第一延迟链中。
[0013] 上述方案中，所述时间放大单元具有第二延迟链和计数器，该第二延迟链由多个 延迟单元串联而成，所述时间放大单元将所述时间采样保持单元第一延迟链中的输入脉冲 信号Tin复制到时间放大单元的第二延迟链中，通过设定计数器的计数值M，使输入脉冲信 号Tin在时间放大单元的第二延迟链中循环Μ次，从而使得输出的单个宽脉冲信号Tout脉冲 宽度是输入的单个窄脉冲信号Tin脉冲宽度的Μ倍。
[0014] 上述方案中，所述时间放大单元的第二延迟链中的延迟单元的使能端通过开关与 电源VDD相连接，使能高电平触发，其中，开关由时间采样保持单元中对应的延迟单元的输 出信号Co、Ci、一、Cn的控制，高电平开关导通，低电平开关断开。
[0015] 上述方案中，所述时间放大单元中每个延迟单元的输出分别通过一开关连接至计 数器的时钟输入端，开关导通的控制信号Cout与采样保持单元中延迟单元的输出信号Co、 Ci、一、Cn之间的关系如下表所示，其中，Cout有log2(n+l)位控制位：
[0016]
[0017]上述方案中，当所述时间采样保持单元中延迟单元的输出信号Ci(i =0、！、···、n) 为高电平时，时间采样保持单元与时间放大单元之间的第一开关组导通，时间放大单元中 的延迟单元连接电源而正常工作；而与时间放大单元中各延迟单元Reset信号相连接的第 二开关组的工作，则需要根据。。=0、1、-，、11)而定，相对应的真值表如上表所示;结合真 值表，通过第一开关组及第二开关组，时间采样保持单元将记录下来的输入脉冲信号Tin的 脉冲宽度传递给时间放大单元。
[0018] 上述方案中，当Reset信号由低电平变为高电平时，计数器Μ计数一次，同时，时间 放大单元中的所有延迟单元复位，当计数器的计数满时，产生进位输出Α。
[0019] 上述方案中，输入脉冲信号Tin的下降沿触发所述触发器输出Β为高电平，此时计 数器输出A为低电平，异或口输出由低电平转为高电平；当计数器计数满时，产生进位输出A 为高电平，异或口输出由高电平变为低电平。
[0020] (立巧益效果
[0021] 本发明所提供的基于延迟链结构的时域放大器可W实现线性、精确和可W动态设 定的时间放大增益值。其应用在TDC中，可使得TDC的转换速率获得提高。
【附图说明】
[0022] 图1为传统化L与全数字化L、ADC与时域ADC的结构框图对比。
[0023] 图2为基于SR锁存器的基于延迟链结构的时域放大器。
[0024] 图3为一种亚稳态特性的基于延迟链结构的时域放大器。
[0025] 图4为基于交叉禪合延迟单元链的时域放大器。
[00%]图5为脉冲序列时域放大器。
[0027] 图6为依照本发明实施例的基于延迟链结构的时域放大器的示意图。
[0028] 图7为依照本发明另一实施例的基于延迟链结构的时域放大器的示意图。
[0029] 图8为对应于图7,当Tin = 4T、n = 7、M = 3时的工作时序图。
【具体实施方式】
[0030] 为使本发明的目的、技术方案和优点更加清楚明白，W下结合具体实施例，并参照 附图，对本发明进一步详细说明。
[0031] 如图6和图7所示，本发明实施例提供了一种基于延迟链结构的时域放大器，该时 域放大器包括时间采样保持单元、时间放大单元、触发器和异或口，其中：时间采样保持单 元，由使能高电平信号触发，用于实现对输入脉冲信号Tin的采样和保持;时间放大单元，用 于对采样的和保持的输入脉冲信号Tin进行线性放大;触发器，由输入脉冲信号Tin的下降 沿触发;异或口，用于对时间放大单元输出与触发器的输出进行异或逻辑运算，将高电平转 为低电平，实现输入脉冲信号Tin的Μ倍放大。
[0032] 其中，时间采样保持单元具有第一延迟链，该第一延迟链由多个延迟单元串联而 成，各延迟单元的使能端由使能高电平信号触发，将输入脉冲信号Tin采样并保持在时间采 样保持单元的第一延迟链中。
[0033] 时间放大单元具有第二延迟链和计数器，该第二延迟链由多个延迟单元串联而 成，时间放大单元将时间采样保持单元第一延迟链中的输入脉冲信号Tin复制到时间放大 单元的第二延迟链中，通过设定计数器的计数值M，使输入脉冲信号Tin在时间放大单元的 第二延迟链中循环Μ次，从而使得输出的单个宽脉冲信号Tout脉冲宽度是输入的单个窄脉 冲信号Tin脉冲宽度的Μ倍。
[0034] 时间放大单元的第二延迟链中的延迟单元的使能端通过开关与电源VDD相连接， 使能高电平触发，其中，开关由时间采样保持单元中对应的延迟单元的输出信号Co、Ci、…、 Cn的控制，高电平开关导通，低电平开关断开。
[0035] 时间放大单元中每个延迟单元的输出分别通过一开关连接至计数器的时钟输入 端，开关导通的控制信号Cout与采样保持单元中延迟单元的输出信号C〇、Cl、…、Cn之间的关 系如下表所示，其中，Cout有log2(n+l)位控制位：
[0036]
[0037] 当时间采样保持单元中延迟单元的输出信号Ci(i = 0、l、···、!!)为高电平时，时间 采样保持单元与时间放大单元之间的第一开关组导通，时间放大单元中的延迟单元连接电 源而正常工作;而与时间放大单元中各延迟单元Reset信号相连接的第二开关组的工作，贝U 需要根据。。=0、1、-，、11)而定，相对应的真值表如上表所示;结合真值表，通过第一开关 组及第二开关组，时间采样保持单元将记录下来的输入脉冲信号Tin的脉冲宽度传递给时 间放大单元。
[0038] 当Reset信号由低电平变为高电平时，计数器Μ计数一次，同时，时间放大单元中的 所有延迟单元复位，当计数器的计数满时，产生进位输出Α。
[0039] 输入脉冲信号Tin的下降沿触发触发器输出Β为高电平，此时计数器输出A为低电 平，异或口输出由低电平转为高电平；当计数器计数满时，产生进位输出A为高电平，异或口 输出由高电平变为低电平。
[0040] 请再次按照图6,图6所示的基于延迟链结构的时域放大器由四个基本部分组成： 时间采样保持单元60、时间放大单元61、异或口 62和D触发器63。其中，时间采样保持单元由 延迟单元601、602、…、606等构成延迟链结构。时间放大单元由开关组6131、6132、…、6137， 开关组6121、6122、…、6127,延迟单元6101、6102、-.,6107?及计数器64构成。
[0041] 图6中，时间采样保持单元60在输入Tin的高电平使能下，逻辑1电平在由延迟单元 601、 602、…、606等构成延迟链中传递，直至Tin为低电平，此时延迟单元601、602、…、606由 工作状态转为保持状态。通过〇)、(：1、-'、化控制开关6131、6132、-'、6137的通断，(：〇叫根据 0)、(：1、-，、化的状态决定开关6121、6122、-，、6127的通断，从而实现将1'111脉冲时间宽度复 制到时间放大单元61中。当Tin的下降沿到来时，触发D触发器63输出高电平信号，运一高电 平信号通过异或口62产生Tout的高电平输出，同时D触发器63输出的高电平信号在时间放 大单元的延迟链中循环Μ次(M为计数器64的计数值），循环Μ次所需时间为TinXM，当循环满 Μ次时，计数器64产生进位高电平输出，通过异或口62，Tout由高电平转为低电平，从而实现 Tin的Μ倍放大。
[0042] 具体而言，当Tin变为高电平时，延迟单元601、602、…、606等使能工作，逻辑1在延 迟链中传递，C0、C1、···、Cn依次由电平转为高电平，直至Tin变为低电平，延迟单元601、 602、 …、606等使能停止工作，因此Tin脉冲宽度对应的时间间隔保持在时间采样保持单元 60的延迟链中；时间放大单元61中的开关6131、6132、-'、6137由相应的0)、(：1、'''、历控制， 高电平导通，低电平断开。开关6131、6132、一,6137导通时，延迟单元6101、6102、一,6107连 接电源而正常工作。开关6121、6122、一,6127分别与Cout控制字组--对应，任一时刻，只 有一组Cout控制字有效，即开关6121、6122、-1,6127中只有一个为导通状态，其余断开。 Cout与采样保持单元中延迟单元的输出信号(C0、C1、···、化)之间的关系如下表所示，其中， CoUt有1〇旨2(11+1)位控制位：
[0043]
[0044] 通过开关组6131、6132、···、6137和开关组开关6121、6122、…、6127,可将时间采样 保持单元60采样到的时间Tin复制到时间放大单元61中。
[0045] 当Tin的下降沿触发D触发器63产生高电平输出时，其产生的高电平输出至异或口 62的B输入端，由于异或口 62的A输入端连接的计数器进位输出为低电平，所WTout由低电 平转为高电平。W此同时，D触发器63输出的高电平信号将在时间放大单元60的延迟链中依 次传递，经过时间Tin后，Reset信号为高，计数器计数1次，同时延迟单元6101、6102、…、 6107复位，Reset信号由高电平转为低电平，W此循环Μ次，直至计数器完成Μ次计数之后产 生进位高电平输出，此时异或口62的A输入端为高电平，异或口62输出由高电平转为低电 平，产生的Tout脉冲时间宽度为Tin脉冲时间宽度的Μ倍。
[0046] 图7为本发明另一实施例的基于延迟链结构的时域放大器的示意图，图7中与图6 相对应的电路或元件，其功能不再寶述。假设延迟单元个数为8 (即η = 7 )，计数器计数值Μ = 3，Tin = 4T，下表为η = 7时，Cout与C0、C1、-，、C7之间的真值表。当Tin的脉冲宽度为4τ，则对 应C0、C1、C2、C3和Cout = 011控制的开关导通，其余开关断开。由图8的时序工作图可知，经 放大后的Tout = 12 τ，实现了时间的3倍放大。
[0047]
[004引
[0049] W上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，W上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
【主权项】
1. 一种基于延迟链结构的时域放大器，其特征在于，该时域放大器包括时间采样保持 单元、时间放大单元、触发器和异或门，其中： 时间采样保持单元，由使能高电平信号触发，用于实现对输入脉冲信号Tin的采样和保 持； 时间放大单元，用于对采样的和保持的输入脉冲信号Tin进行线性放大； 触发器，由输入脉冲信号Tin的下降沿触发； 异或门，用于对时间放大单元输出与触发器的输出进行异或逻辑运算，将高电平转为 低电平，实现输入脉冲信号Tin的Μ倍放大。2. 根据权利要求1所述的基于延迟链结构的时域放大器，其特征在于，所述时间采样保 持单元具有第一延迟链，该第一延迟链由多个延迟单元串联而成，各延迟单元的使能端由 使能高电平信号触发，将输入脉冲信号Tin采样并保持在时间采样保持单元的第一延迟链 中。3. 根据权利要求1所述的基于延迟链结构的时域放大器，其特征在于，所述时间放大单 元具有第二延迟链和计数器，该第二延迟链由多个延迟单元串联而成，所述时间放大单元 将所述时间采样保持单元第一延迟链中的输入脉冲信号Tin复制到时间放大单元的第二延 迟链中，通过设定计数器的计数值M，使输入脉冲信号Tin在时间放大单元的第二延迟链中 循环Μ次，从而使得输出的单个宽脉冲信号Tout脉冲宽度是输入的单个窄脉冲信号Tin脉冲 宽度的Μ倍。4. 根据权利要求3所述的基于延迟链结构的时域放大器，其特征在于，所述时间放大单 元的第二延迟链中的延迟单元的使能端通过开关与电源VDD相连接，使能高电平触发，其 中，开关由时间采样保持单元中对应的延迟单元的输出信号〇)、&.....Cn的控制，高电平开 关导通，低电平开关断开。5. 根据权利要求4所述的基于延迟链结构的时域放大器，其特征在于，所述时间放大单 元中每个延迟单元的输出分别通过一开关连接至计数器的时钟输入端，开关导通的控制信 号Cout与采样保持单元中延迟单元的输出信号0)、&.....(："之间的关系如下表所示，其中， C〇Ut有1<^2(11+1)位控制位：6. 根据权利要求5所述的基于延迟链结构的时域放大器，其特征在于，当所述时间采样 保持单元中延迟单元的输出信号Ci(i = 0、l、...、n)为高电平时，时间采样保持单元与时间 放大单元之间的第一开关组导通，时间放大单元中的延迟单元连接电源而正常工作；而与 时间放大单元中各延迟单元Reset信号相连接的第二开关组的工作，则需要根据Ci(i = 0、1.....η)而定，相对应的真值表如上表所示;结合真值表，通过第一开关组及第二开关组， 时间采样保持单元将记录下来的输入脉冲信号Tin的脉冲宽度传递给时间放大单元。7. 根据权利要求6所述的基于延迟链结构的时域放大器，其特征在于，当Reset信号由 低电平变为高电平时，计数器Μ计数一次，同时，时间放大单元中的所有延迟单元复位，当计 数器的计数满时，产生进位输出Α。8. 根据权利要求6所述的基于延迟链结构的时域放大器，其特征在于，输入脉冲信号 Tin的下降沿触发所述触发器输出Β为高电平，此时计数器输出Α为低电平，异或门输出由低 电平转为高电平；当计数器计数满时，产生进位输出A为高电平，异或门输出由高电平变为 低电平。
【文档编号】H03G3/20GK106059521SQ201610493082
【公开日】2016年10月26日
【申请日】2016年6月28日
【发明人】王小松, 刘昱, 张海英
【申请人】中国科学院微电子研究所