具有频率稳定性的双锁相环的制作方法
【专利摘要】双锁相环具有第一锁相环和第二锁相环，该第一锁相环包括被配置成降低第一输入时钟中的相位噪声的第一窄带环路滤波器，该第二锁相环包括被配置成接收来自稳定时钟源的第二输入时钟的第二环路滤波器。第二时钟具有接近所述第一时钟的频率。第一环路具有比第二环路小至少一个数量级的带宽。耦合器将第一、第二锁相环耦合以提供公共输出。双锁相环可例如被用来提供无线网络中的一天中的时间信息，或被用作用于清除来自通过电信/数据通信网络恢复的时钟信号的相位噪声的精细滤波器。
【专利说明】具有频率稳定性的双锁相环 发明领域
[0001] 本发明涉及电信/数据通信网络中的时钟同步领域，并且尤其涉及具有频率稳定 性的双锁相环(PLL)。
[0002] 发明背景
[0003] 蜂窝网络中的无线基站需要被手动地同步以在无线电话用户在各无线蜂窝小区 边界之间移动时实现呼叫的无缝转换(切换），并且还需要支持一些附加的服务(例如，位置 服务）。
[0004] -般来说，无线网络中的蜂窝小区可在频率、相位和一天中的时间中的任一方面 和所有方面被同步。频率同步假设每一蜂窝小区中的本地时钟具有相同的频率。这个可在 所有蜂窝小区都经由T1/E1/同步以太网链接被频率同步到某一主时钟的情况下被实现。传 统的以太网是异步分组网络协议，其不假设各节点被同步到公共源。在同步以太网中，各时 钟信号在以太网物理层上传输使得所有节点都被同步到公共源。
[0005] 相位同步要求每一蜂窝小区处的时钟转变在同一时间发生。如果蜂窝小区在相位 方面被同步，则这些蜂窝小区必须在频率方面也被同步，否则相应蜂窝小区的时钟相位将 相对于彼此漂移。时钟可在相位和频率方面彼此同步，而无需被同步到标准时间（协调世界 时)。
[0006] -天中的时间同步假设每一节点在任何时刻都知道相对于协调世界时的准确的 一天中的时间并且任何两个节点之间的一天中的时间差异都非常小，在实践中小于1.5iis。
[0007] 同步以太网中的同步以与S0NET/SDH网络中差不多相同的方式实现，在S0NET/SDH 网络中，所有节点都仅在频率方面（而不在一天中的时间方面）被同步到主要参考时钟 (PRC) ARC是具有好于l(Tn的频率准确性的自由运行的原子时钟或可跟踪原子时钟的时 钟。然而，同步以太网中不提供有一天中的时间同步。
[0008] 虽然驱动同步以太网网络的PRC非常准确，但如ITU-T Rec.G8261、8262和8264所 定义的同步以太网标准不要求PRC被同步到协调世界时(UTC)。由同步以太网PRC生成的频 率可偏离UTC主时钟的频率高达KT 11，这转变为以36纳秒/小时的速度聚集的误差。结果， PRC不可用于生成一天中的时间信息。
[0009] 一天中的时间同步可通过经由GPS信号或使用IEEE 1588协议同步本地时钟来实 现。根据IEEE 1588的同步通过根据被同步到UTC的主时钟通过以太网网络传送加时戳的定 时分组来实现。
[0010] 由于网络节点中排队的分组的随机特性，传播延迟从一个分组到另一分组不同。 一般来说，分组传播延迟随着网络中的话务负载的增加而增加，这不利地影响根据IEEE 1588的一天中的时间同步的质量。
[0011] 消除分组延迟变化的影响的一种方式是采用混合系统，该混合系统使用经同步的 以太网来同步频率并使用IEEE 1588来实现相位/ 一天中的时间同步。当前所实现的解决方 案的缺点在于不可能同时同步到IEEE 1588源和PRC，这意味着在一天中的时间正被同步 时，频率被绑定到IEEE 1588从节点中的本地振荡器。该振荡器具有比PRC差若干数量级的 稳定性。
[0012] PLL在电信/数据通信系统中的另一个主要应用是清除在PHY设备的输出处的恢复 时钟处存在的相位噪声(抖动/漂移）。相位噪声被划分成漂移(小于1 OHz的相位噪声频率） 和抖动(大于10Hz的相位噪声频率hPLL对其输入参考处存在的任何相位噪声表现为低通 滤波器。该属性暗示相位噪声可通过降低环路带宽在PLL的输出处被降低。然而，尽管PLL对 输入参考处存在的任何噪声表现为低通滤波器，但其还对本地振荡器处存在的任何噪声表 现为高通滤波器。在数字PLL的情况下，这是来自用于驱动DC0的晶体振荡器(X0)或主时钟 的噪声。
[0013] 虽然X0十分稳定，但其频率是温度和某些其它因素(诸如，老化、电压和振动）的函 数。温度是最主导的因素。如果X0被用作数字PLL的主时钟(DPLL)，则环路带宽不可能太小。 利用窄环路带宽，DPLL输出将随着环境温度改变而漂移。作为示例，如果环路带宽被设在 0.1Hz处，则具有大于0.1Hz的频率的任何抖动/漂移将出现在DPLL输出处，而没有任何衰 减。
[0014] 抖动/漂移问题可部分地通过将温度控制晶体振荡器（TCX0)和恒温晶体振荡器 (0CX0)用作DPLL主时钟来克服。TCX0具有测量环境温度并基于该测量来将X0的频率调整为 尽可能接近于标称值的电子电路。另一方面，0CX0具有将晶体加热到固定温度的恒温箱，该 固定温度高于为0CX0指定的环境温度。例如，如果0CX0被指定为在-40C到70C的范围内使 用，则其恒温箱温度将通常为85C。
[0015] 0CX0通过在所有时间都将晶体的温度维持在85C来实现稳定性，而不管环境温度 为何。
[0016] 尽管TCX0和0CX0相比于简单的X0可实现好的多的稳定性，但TCX0和0CX0要昂贵的 多。目前，X0的价格通常小于$1，TCX0在$15到$50的范围内，而0CX0-般高于$50。然而，这些 不是TCX0和0CX0仅有的缺点。尽管TCX0相比于X0具有更高的长期稳定性，但TCX0具有更大 的高频抖动，因为不断地调整晶体的频率的电子电路也引入噪声。另一方面，0CX0相比于常 规的X0具有相当的或更好的相位噪声，但0CX0引起大得多的封装，其消耗多得多的功率(为 了加热恒温箱)并具有更低的可靠性(其在所有时间都以高温运行）。
[0017] 将TCX0和0CX0用作主要时钟的另一重要原因是其长期稳定性。当DPLL失去其所有 输入参考时，DPLL将进入延迟(holdover)模式，在该延迟模式下，其输出频率的稳定性完全 依赖于主时钟振荡器(TCX0和0CX0)的稳定性。
[0018] 发明概述
[0019] 本发明的各实施例允许使用具有非常窄的环路带宽的锁相环，而不会失去稳定 性。窄环路带宽使得输入信号中的相位噪声能够被显著地降低。一种应用在无线网络中一 天中的时间同步的领域中。本地时钟可被锁定到PRC和标准时钟(诸如UTC)两者，PRC提供频 率稳定性，标准时钟用于确保本地时钟生成器在一天中的时间方面被同步到标准时钟。PRC 时钟有助于消除从UTC时钟处获得的定时信息中存在的漂移。另一种应用在诸如T1/E1、 S0NET/SDH、同步以太网之类利用DPLL来清除物理层设备的恢复时钟处存在的相位噪声的 传统数据通信/电信系统(仅频率同步）中。
[0020] 根据本发明的宽泛方面，提供了一种双锁相环，包括:第一窄带锁相环，所述第一 窄带锁相环包括被配置成降低第一输入时钟中的相位噪声的第一环路滤波器;第二锁相 环，所述第二锁相环包括被配置成接收来自稳定时钟源的第二输入时钟的第二环路滤波 器，所述第二时钟具有接近所述第一时钟的频率;所述第一环路滤波器具有比第二环路滤 波器小至少一个数量级的带宽；以及耦合器，所述耦合器被配置成耦合所述第一和第二锁 相环以提供所述第二锁相环藉此来稳定所述第一锁相环的公共输出。
[0021]本发明假设所述第一和第二时钟的频率足够接近，使得所述第一和第二时钟的频 率之间的任何偏移实际上是微小的。术语接近在本文中被定义为意指这两个频率之间的任 何微小偏移不大于200ppm。当然，将领会，有可能采用不同的频率，只要一个频率被分割为 使得得到的频率不超过微小偏移200ppm。
[0022]窄带环路的带宽可在ImHz到0.1Hz的范围内，以移除第一输入时钟中的相位噪声。 倘若两个环路滤波器的带宽之间的比至少为10:1，则第二锁相环的带宽可取决于应用而在 0.1到10Hz的范围内。
[0023] 双锁相环将具有驱动数字控制振荡器(DC0)的其自己的晶体振荡器(X0)，但这可 以是常规的低成本X0,该常规的低成本X0不需要具有非常高程度的稳定性。
[0024] 双锁相环可包括嵌入在共享公共的受控振荡器的其它环路中的一个环路，或者耦 合在一起的具有各自的受控振荡器的两个分开的环路。
[0025]在无线基站应用的情况下，稳定的时钟源是使用以太网物理设备(PHY)中的时钟 数据恢复模块从PRC中恢复的时钟。第一输入时钟是使用例如IEEE 1588时钟恢复算法从远 程标准时钟中恢复的时钟。
[0026]如以上所指示的，在本上下文中，术语接近意指这些频率名义上是相同的，但这些 频率之间可能有某一微小差异。在IEEE1588应用的情况下，该微小差异将处于l(Tn的量级， 为36纳秒/小时，因为那是原子时钟的准确性的最差情况场景。对于其它应用，在稳定频率 源自TCX0/0CX0的情况下，微小频率差异可能大得多，例如在1(T 5或百万分之10的量级上。 [0027]主要参考时钟(PRC)和主时钟(UTC)的频率在名义上将是相同的，但具有处于l(T n 的量级的小偏差，为约36纳秒/小时的相位差。用于恢复标准时钟的时钟恢复算法由于分组 延迟变化而经受严重的漂移。根据本发明的各实施例，该漂移是通过使用非常低通的滤波 器并使用PRC时钟来移除的，以克服导致的稳定性问题。
[0028]在数据通信/电信应用的情况下，第二输入从可能正提供多个DPLL的TXC0/0XC0中 导出。在该情况下，尤其在TXC0/0XC0正馈送多个DPLL的情况下，可存在由耦合在用于将信 号载送到各个体DPLL处的传输线上的串扰和噪声导致的某个抖动/漂移(一般被称为相位 噪声），但该抖动/漂移可通过DPLL中的环路滤波器来滤除。
[0029] 根据本发明的另一方面，提供了一种在同步分组通信网络中生成本地时钟的方 法，其中所述本地时钟被锁定到稳定的参考时钟并被锁定到包括第一低通滤波器的锁相环 中的主时钟，所述方法包括:从通过所述同步分组通信网络传入的数据流中提取从所述参 考时钟中导出的时钟信号；相对于所述时钟信号确定受控振荡器的第一相位误差;相对于 所述主时钟生成归因于所述受控振荡器的漂移的第二相位误差;用第二低通滤波器来对所 述第二相位误差进行滤波，所述第二低通滤波器具有小于所述第一低通滤波器的截止频 率;将所述滤波器第二相位误差加到所述第一相位误差；以及，基于所述第一和所述第二相 位误差之和来调整所述锁相环中的所述受控振荡器的频率。
[0030] 通常，标准时钟将是协调世界时(UTC)，但在理论上，标准时钟可以是某个其它常 见的标准。这些步骤进行的顺序并不重要。例如，通常，生成第一和第二相位误差的步骤将 被同时执行。
[0031] 为了避免疑问，在本上下文中，术语加包括减，因为对负值的加相当于减。在本说 明书中，数字锁相环被称为DPLL。本发明的各实施例涉及双锁相环，其在优选实施例中是数 字的，即双DPLL(DDPLL)。
[0032] 根据本发明的各实施例，DDPLL能够同时锁定到多个独立的时钟源上(不管是否可 跟踪单个源），并且能够基于最准确的输入相位/时间源和作为最稳定的频率输入源的频率 稳定性来生成具有相位/时钟和频率准确性的一个或多个输出时钟。
[0033] 附图简述
[0034] 现将参照附图仅通过示例来更详细地描述本发明，附图中：图1是现有技术混合 (IEEE 1588加上SyncE(同步以太网））本地时钟生成器的顶层框图；
[0035]图2是根据本发明的一实施例的混合(IEEE 1588加上SyncE)同步的顶层框图； [0036]图3是相位检测器的更详细的框图；
[0037]图4是示出运行图3的IEEE 1588的微处理器的实现的框图。
[0038]图5是示出相位检测器的输出的相位方面的漂移的相位图；以及 [0039]图6是由DDPLL实现的用于防止溢出条件的算法；
[0040]图7示出图2中示出的实施例的替换实施例；
[0041]图8示出根据现有技术的具有单独晶体振荡器的数字锁相环(DPLL)的现有技术布 置；
[0042]图9示出根据现有技术的具有共同稳定晶体振荡器的DPLL的相同布置；
[0043]图10示出根据本发明的一实施例的具有公共稳定晶体振荡器的DDPLL的布置； [0044]图11更详细地示出图10中采用的DDPPL;以及 [0045]图12是图11中示出的布置的替换实施例。
[0046]发明的详细描述
[0047]本发明将首先被例示在提供一天中的时间信息的本地时钟生成器的上下文中。图 1中示出的现有技术混合时钟生成器电路包括以太网物理层设备(PHY)lOl，该以太网物理 层设备接收同步以太网信号并在时钟数据恢复(CDR)模块103中使数据和时钟信息与该信 号分开。提取的时钟信号clh被馈送到形成数字锁相环的一部分的框111中。这一框111锁 定到此提取的时钟clk e并移除抖动和漂移。时钟生成器110基于数字控制振荡器(DC0)109 的输出来生成输出时钟信号elk以及1秒脉冲信号（lpps)。
[0048] elk和lpps信号两者都被馈送回PHY设备101中的时戳模块102。从由时戳单元102 接收的分组中导出的加时戳的分组被运行IEEE 1588算法的微处理器(此）106用来相对于 被设置到协调世界时(UTC)并将IEEE 1588定时分组提供到网络中的远程主时钟生成相位 误差。
[0049] DPLL 111包括相位检测器104,该相位检测器104输出表示从DC0 109的输出馈送 回的信号和由CDR 103所输出的提取时钟clke之间相位方面的差异的误差信号％。误差信 号外被馈送通过低通环路滤波器105和复用器107-直到DC0 109的输入处，DC0 109由晶体 振荡器108驱动。从低通环路滤波器105中输出的经滤波的误差信号校正DC0 109的频率，使 其跟踪从传入同步以太网中提取的时钟信号clb。
[0050] PHY模块101中的时戳模块102识别IEEE 1588定时分组并在到达时对其加时戳。只 要时戳模块102-检测到IEEE 1588分组的前导比特，时戳模块102就施加时戳。
[00511 在运行IEEE 1588协议的微处理器(yP)106中将由时戳模块102施加的时戳与IEEE 1588分组中承载的时戳进行比较以生成使由时钟生成器110输出的本地时钟时间c 1 k与协 调世界时(UTC)相关的相位误差信号。响应于由此106输出的控制信号，将该相位误差信号 经由复用器107馈送到DC0 109,并且该相位误差信号用于使本地时钟加速或变慢，使得其 在相位/频率和一天中的时间方面被同步到IEEE 1588主时钟。由于分组网络中的分组延迟 的随机特性，仅基于IEE 1588定时分组的频率同步具有高程度的漂移，这不利地影响同步。 [0052] 通过采用其中频率同步通过同步以太网获得并且一天中的时间同步通过1588定 时分组获得的混合方法，可实现更准确的一天中的时间同步。然而，在图1中示出的现有技 术中，如由同步以太网确定的DPLL 111的频率根据yP 106的命令被调整以通过在复用器 107的帮助下周期性地断开用于频率同步的DPLL 111的环路来补偿同步以太网频率可偏离 UTC主机时钟频率10-11的事实。尽管DPLL 111的这一环路被断开，但DC0 109的频率和相位 根据来自yP 106的信号被调整，使得DPLL 111时钟输出的平均频率等于UTC频率，并且1秒 脉冲（lpps)DPLL 111输出与UTC lpps信号对准。
[0053] 该解决方案的缺点在于在DC0 109由IEEE 1588算法控制并且DPLL 111的环路被 断开的时间期间，DPLL 111没有被同步到PRC。在该时间期间，由DC0 109生成的频率取决于 本地晶体振荡器(X0) 108的稳定性，该稳定性比PRC时钟的稳定性差若干数量级。该布置由 此需要使用非常昂贵的晶体振荡器。该问题在边界时钟IEEE 1588混合模式应用中被进一 步加剧，在该边界时钟IEEE 1588混合模式应用中，当不同时域之间的边界被跨越时，一天 中的时间被沿着传输链恢复多次。
[0054]图2示出根据本发明的一实施例的采用双DPLL的本地时钟生成器，其中不像图1中 的情况，一天中的时间同步通过在相位和频率两方面将双DPLL 113锁定到远程UTC时钟来 实现，而无需断开双DPLL 113的环路。UTC时钟提供一天中的时间信息。与图1中的各部分相 同的部分具有相同的参考标记。
[0055] 在图2中示出的实施例中，双DPLL 113被锁定到同步的以太网提取时钟clke(可跟 踪PRC)。在双DPLL 113中通过持续调整双DPLL 113输出的相位来校正由晶体振荡器108的 频率稳定性造成的任何不准确性。
[0056] 在该实施例中，加法器112形式的耦合器被放置在相位检测器104的下游。这被用 来加上/减去从yP 106中导出的相位，使得由双DPLL 113的时钟生成器110输出的频率和一 天中的时间等于UTC主时钟，如将更详细描述的。yP 106形成控制DC0 109的第二反馈环路 的一部分，该第二反馈环路包括时戳单元102。
[0057]将理解，本地时钟生成器是数字的，并且可被实现在硬件或软件中。在后一种情况 下，各框表示被实现在合适的处理器(诸如数字信号处理器(DSP))中的软件模块。每一框的 输出在晶体振荡器108所生成的每一中断上被更新。通常，中断每秒钟发生过几千次。
[0058]相位检测器的细节在图3中被示出。如将看见的，相位检测器104由相位采集模块 116、抽取器(decimator)117和数字相位检测器元件118组成。
[0059]如果我们暂时忽略加法器112的影响，则DC0 109将在频率和相位方面锁定到由 CDR 103提取的时钟clke。当双DPLL 113处于锁定时，相位检测器104的输出将具有平均值 0,但是由于提取的时钟信号中的抖动以及XO 108中的漂移，该平均值将轻微改变。
[0060]由yp 106输出的误差信号表示DC0 109的当前输出和UTC主时钟之间的相位差。该 相位差是根据IEEE 1588时钟恢复算法按与图1中示出的布置相似的方式来生成的，该相位 差在由通过晶体振荡器108驱动的计时器所生成的每一中断上在加法器112中被添加到PD 104的输出。
[0061 ] 相同的中断还更新DPLL 113中的所有框。
[0062] 如图4中示出的，yP 106包括:相位检测器120,该相位检测器120将定时分组中承 载的远程时戳与由时钟生成器110生成的时钟elk的本地时戳进行比较以生成相位误差;模 块121，该模块121丢弃具有过量延迟的分组；以及低通滤波器122,该低通滤波器122对得到 的相位误差进行滤波以移除漂移。
[0063] IEEE时钟恢复算法通常由于通过网络的分组延迟取决于网络拥塞和其它因素的 显著变化而经受严重的漂移。漂移可经由通过修改低通滤波器122的参数来降低环路中的 通过频率来降低，但是具有非常低带宽的环路使得非常难以在没有极其稳定并因此昂贵的 本地振荡器X0 108的情况下实现频率锁定。根据本发明的各实施例，漂移是通过将第一锁 相环的截止频率设定到非常低的值（不大于0.1Hz，并且通常处于ImHz-O.lHzW.OOlHz-O.lHz)) 来降低的。第一锁相环的截止频率 (其实际上为该带宽 ） 比第二环路的截止频率 （由 低通滤波器105来调整)要小得多，并且具体地小于第二锁相环的截止频率的1/10。该低截 止频率基本上消除了漂移，并向加法器112提供稳定的输入。DC0 109在频率和相位两方面 都锁定到远程UTC时钟。实现和维持(稳定性)时钟的问题实际上通过代替用于IEEE时钟恢 复算法的X0 108,将从syncE信号中提取的时钟信号elk用作稳定的频率源来实现。
[0064]第二锁相环具有比第一锁相环更高的截止频率。第二环路具有不大于1Hz并在 0.1 Hz到1.0Hz的范围内的截止频率。由于时钟信号c 1 k比恢复的IEEE 1588时钟具有大得多 的稳定性，因此较高的截止频率并且因此较大的环路带宽可被容忍，但这也意味着DDPLL 113可因此容易地建立和维持到由⑶R模块103从SyncE信号中提取的更稳定的信号clke的 锁定。SyncE时钟还确保DDPLL 113不失去其在IEEE 1588时钟上的锁定，这可能会由于由低 通滤波器122控制的第一环路的非常低的带宽而发生。
[0065]在启动时，DC0 109将由于由低通滤波器105控制的第二环路的相对较高的带宽以 及恢复的SyncE信号clke的稳定性而快速地锁定到从PRC提取的时钟elkwP 106将由于由 低通滤波器122控制的第一环路的窄带宽而在这点处具有小影响。然而，随着时间的推移， 被加到PD 104的由yP 106输出的相位误差将开始增大为表示DC0 109的输出和IEEE 1588 时钟之间的相位差。这进而将改变DC0 109的频率，使得其变为在频率和相位两方面都被锁 定到UTC主时钟即IEEE 1588时钟。
[0066]随着DC0 109变得被锁定到UTC主时钟的频率，由yP 106产生的相位误差信号将逐 渐降低。如果SyncE时钟clke正以与UTC主时钟完全相同的频率运行，则当DC0 109与UTC主 时钟处于锁定时，PD 104和yP 106的输出两者都具有标称值0。然而，由于SyncE时钟clke在 现实中正以与主时钟略微不同的频率运行，因此PD 104的输出将随时间逐渐增大或减小， 并被偏移由此106输出的相位误差，使得加法器112的输出将在名义上为0,以保持DC0 109 与UTC主时钟锁定，如图5中所示出的。由于DDPLL 113中的反馈环路的特性，当双锁相环处 于锁定，即DC0 109的频率和相位被锁定到IEEE 1588时钟源时，加法器112的输出将在名义 上为0,因为其表示到低通滤波器105的输入，该输入生成针对DCO 109的控制信号。
[0067] 如上所述，由于从IEEE 1588时钟源导出的频率和提取的SyncE时钟clke略微偏离 高达l(Tn，因此相位检测器的输出将随时间逐渐开始增加或减小，如图5中所示出的。通常， 由于PRC和UTC时钟之间的轻微频率差异，绝对相位误差以36纳秒/小时的最大速率聚集。由 于相位检测器120的输出被存储在缓冲器(未示出）中，随着时间的推移，这可潜在地溢出。 为了避免该问题，控制单元119在每一中断上确定相位误差内是否已超过阈值，例如1秒。在 这个发生时，相位检测器的输出被控制单元119重置到零，并且相同的量被加到由此106输 出的值中，使得加法器112的输出处的净影响为0。为了防止溢出条件，相位检测器104的输 出以及IEEE 1588yP 106的输出被控制单元119按需一次又一次地调整相同的绝对量，以便 将相位检测器重置到0，而不改变加法器112的输出的值。
[0068]控制单元119实现图6中示出的算法。在步骤130，H) 104的输出处的相位误差被读 作Phase Error(相位误差）。步骤131确定该相位误差的绝对值即|相位误差|是否超过预定 阈值。如果步骤131中的判定为是，则判定步骤132确定该相位误差是否为正;如果步骤131 中的判定为否，则步骤134将该阈值加到当前相位误差中，并从模块106中的滤波器积分的 值中减去该阈值;如果步骤131中的判定为是，则步骤133从当前相位误差中减去该阈值，并 将该阈值加到低通滤波器122的输出中。如果步骤131中的判定为否，则步骤130被重复。 [0069] 双DPLL 113可被连续地同步到多个源(例如，⑶R 103和yP 106的输出），并且并需 要在它们之间进行切换。该布置提供(诸)非常稳定的输出。对本地晶体振荡器108的严苛要 求不被需要。对晶体振荡器误差108的误差的影响被最小化，因为频率稳定性源的闭合环路 永远不被断开。
[0070] 图2中示出的双DPLL 113高效地形成耦合的双DPLL，其中第一锁相环包括时戳单 元102、包括低通滤波器122的yF106、加法器112、低通滤波器105、DC0109和时钟生成器 110,并且第二锁相环150包括104、加法器112、低通滤波器105和DC0 109。一个锁相环被 嵌入在另一锁相环内，并且它们通过耦合器耦合在一起，该耦合器在本实施例中采用加法 器112的形式。第二锁相环高效地向第一锁相环提供频率稳定性，从而允许X0 108为常规的 低成本振荡器，而不要求极其高的稳定性。
[0071] 图7中示出采用两个DCO 209a、209b的替换实施例。在该实施例中，相位检测器204 被直接连接到低通滤波器205，该低通滤波器的输出被连接到DCO 209a以及采用加法器212 的形式的耦合器的输入。加法器212的其它输入被连接到y F 206的输出。加法器212的输出 被连接到DCO 209b的输入，DCO 209b的输出被连接到时钟生成器110的输入。yF 206在构造 上在所有方面都与yF 106相同，如以上在图4中描述的。低通滤波器205有与yF 206中的滤 波器122相同的关系，如以上在第一实施例中描述的。第二实施例具有不发生溢出条件的优 点。
[0072]该实施例以与图2的实施例相似的方式工作。第一DDPLL 260包括时戳单元202、y F206、加法器212、DC0 209b和时钟生成器210。第二DDPLL 250包括PD 204、低通滤波器205 和DCO 209a。
[0073]在该情况下，两个DDPLL被加法器212形式的耦合器耦合在一起。具有较高环路带 宽的第二DPPL按与图2中示出的实施例相似的方式向具有较窄环路带宽的第一 DPLL提供频 率稳定性。驱动DCO 209a、209b的X0 208可再次为不需要具有极其高的频率稳定性的低成 本晶体振荡器。
[0074]本发明的另一应用可在要求具有窄环路带宽和/或良好延迟的PLL的电信/数据通 信系统中找到。这样的系统要求非常稳定的主时钟(温度控制一 TCX0或恒温一 OCXOhTCXO 或0CX0-般比常规X0昂贵得多。对于其中每个框存在具有该要求的多个PLL的应用，顾客被 迫对每一0?让30匕"30111使用分开的1^0/(^^0 30(^"30011，如图8中所示出的。
[0075]通过如图9所示的系统向DPLL 301a…301n分发从单个高度稳定的振荡器(诸如 TCX0或0XC0 300)导出的主时钟将是合乎需要的。该方法的主要缺点是从TCX0/0CX0 300到 DPLL 301a…301n中的每一者的长PCB迹线获得了来自邻近踪迹的噪声和功率噪声，这进而 将严重地影响DPLL、抖动性能。因此，这种方法通常仅在其中抖动不是问题的应用中或者在 DPLL彼此邻近使得承载TCX0/0CX0时钟的迹线非常短时才使用。应当注意，满足这两个条件 的应用非常稀有。电信/数据通信空间中的大多数应用使用与图8中示出的方法类似的方 法。
[0076]在本发明的另一实施例中，设计者可使用与图2的X0 108等效的低成本X0308a… 308n作为本地时钟，并将单个TCX0/0CX0 300馈送到双DPLL 301a…301b的输入之一，如图 10所示出的。在相应的双DPLL 301a'? ? 301b的另一输入上，设计者可馈送来自网络的恢复时 钟(分别被示为参考1...参考N)，其需要由相应的双DPLL来清除。来自TCX0/0CX0源300的任 何抖动和漂移可通过DDPLL环路中的环路滤波器来移除，该环路滤波器使用TXC0/0XC0源作 为其输入。
[0077] 图11示出双DPLL 301之一。被分发给所有双DPLL 301a…301n的来自单个TCX0/ 0CX0 300的时钟被用来为每一个双DPLL提供频率稳定性。双DPLL将在频率和相位方面锁定 到相应的参考输入。可被承载TCX0/0CX0时钟的长PCB迹线获得的抖动/漂移由DDPLL 301来 滤波。DDPLL 301表现为针对其输入处存在的抖动/漂移的低通滤波器。对于来自TCX0/0CX0 300的输入，由低通滤波器305确定的DDPLL 301环路带宽将被下调几Hz，使得其对由长PCB 迹线获得的噪声进行滤波，但不低于那个频率，使得DDPLL 301对来自其主时钟(X0)300的 任何漂移进行滤波。对于参考输入，由环路滤波器322确定的DDPLL 301的环路带宽将被设 为满足可适用的标准。例如，对于Telcordia GR-253C0RE标准为0.1Hz。
[0078] 如果DDPLL 301被锁定到的参考输入没成功，则DDPLL 301将去往延迟模式，在该 延迟模式中，其输出频率将与单个TCX0/0CX0 300-样稳定。这与传统的DPLL相反，在传统 的DPLL中，延迟稳定性基于每一 DPLL的主时钟308a…308n，这些主时钟要么是低成本振荡 器X0(在该情况下，稳定性将是一个问题），要么是为每一DPLL 301提供的高成本TXC0/0CX0 (在该情况下，由对多个TXC0/0XC0的使用引起的成本将是一个问题）。
[0079] 在图11中，该电路包括:第一DPLL 360,该第一DPLL360包括H) 304a、低通滤波器 322、加法器312、低通滤波器305和D0C 309;第二DPLL 350,该第二DPLL 350包括PD 304、加 法器312、低通滤波器305和D0C 309。这两个DPLL通过加法器312形式的耦合器耦合在一起。 X0 308是不需要高程度的稳定性的低成本晶体振荡器。
[0080]在该实施例中，频率之间的微小差别可处于10_4的量级。在该情况下，溢出调整将 每2.78秒进行一次。这可按与参考图2描述的实施例相同的方式来进行。
[0081 ]与图7的实施例的情况中一样，如图12所示的，存在采用两个DCO 309a、309b的替 换布置。在该情况下，第一PLL 406包括H) 304a、低通滤波器322、加法器330和DOC 309b，并 且第二PLL 450包括ro 304、低通滤波器305和DC0309a。与图7的实施例一样，不需要溢出控 制。然而，缺点是需要两个DCO,这增加了成本。
[0082]本领域的技术人员应当领会，本文中的任何框图表示采用本发明的原理的说明性 电路系统的概念图。例如，处理器可通过使用专用硬件以及与合适的软件相关联地执行软 件的硬件来提供。当通过处理器来提供时，这些功能可由单个专用处理器、单个共享处理器 或多个个体处理器(其中的一些可被共享)来提供。此外，对术语"处理器"的显式使用不应 当被解释为排他地指代能够执行软件的硬件，而可隐含地包括而不作为限制数字信号处理 器(DSP)硬件、网络处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、用于存储软件 的只读存储器(R0M)、随机存取存储器(RAM)和非易失性存储。也可包括其它硬件(传统的 和/或自定义的）。在实践中，本文中示出的功能框或模块可用硬件或软件来实现。尤其地， 将理解，术语"电路"包括软件实现。
【主权项】
1. 一种双锁相环，包括:第一窄带锁相环，所述第一窄带锁相环包括被配置成降低第一 输入时钟中的相位噪声的第一环路滤波器;第二锁相环，所述第二锁相环包括被配置成接 收来自稳定时钟源的第二输入时钟的第二环路滤波器，所述第二时钟具有接近所述第一时 钟的频率;所述第一锁相环具有比所述第二锁相环小至少一个数量级的带宽；以及，耦合 器，所述耦合器被配置成耦合所述第一和第二锁相环以提供所述第二锁相环藉此来稳定所 述第一锁相环的公共输出。2. 如权利要求1所述的双锁相环，其特征在于，所述第一锁相环被嵌入在所述第二锁相 环中，所述第一和第二锁相环共享由本地振荡器驱动的公共的受控振荡器。3. 如权利要求2所述的双锁相环，其特征在于，所述组合器包括所述第二锁相环中的加 法器，所述加法器被配置成将所述第一环路滤波器的输出加上相位检测器的输出，所述相 位检测器形成所述第二锁相环的在所述第二环路滤波器上游的一部分。4. 如权利要求1所述的双锁相环，其特征在于，所述第一和第二锁相环中的每一者包括 由公共本地振荡器驱动的相应受控振荡器，所述第一锁相环具有在所述第一环路滤波器下 游的加法器，所述加法器被配置成将所述第二环路滤波器的输出加上所述第一环路滤波器 的输出以向所述第一锁相环的受控振荡器提供控制信号，所述第一锁相环的所述受控振荡 器的输出提供所述公共输出。5. 如权利要求1到4中的任一项所述的双锁相环，其特征在于，所述第一输入时钟包括 从电信/数据通信网络恢复的时钟信号，并且所述稳定时钟源选自由温度控制晶体振荡器 (TCXO)和恒温晶体振荡器(OCXO)组成的分组。6. 如权利要求5所述的双锁相环，其特征在于，所述双锁相环是由所述稳定时钟源提供 的多个双锁相环之一。7. 如权利要求1到4中的任一项所述的双锁相环，其特征在于，所述第一输入时钟包括 通过分组网络从标准时钟源恢复的时钟信号，并且所述第二输入时钟包括从同步网络导出 的时钟信号。8. 如权利要求7所述的双锁相环，其特征在于，所述同步网络是同步以太网。9. 一种用于在双锁相环中降低第一输入时钟中的相位噪声的方法，包括： 在包括第一窄带环路滤波器的第一锁相环中对所述第一输入时钟进行滤波； 在第二锁相环中接收来自稳定时钟源的第二输入时钟，所述第二输入时钟具有接近所 述第一时钟的频率，其中所述第一锁相环具有比所述第二锁相环小至少一个数量级的带 宽；以及 耦合所述第一和第二锁相环以提供所述第二锁相环藉此来稳定所述第一锁相环的公 共输出。10. 如权利要求9所述的方法，其特征在于，所述第一锁相环被嵌入在所述第二锁相环 中，所述第一和第二锁相环共享公共的受控振荡器。11. 如权利要求10所述的方法，其特征在于，所述第一环路滤波器的输出被加上相位检 测器的输出，所述相位检测器形成所述第二锁相环的在所述第二环路滤波器上游的一部 分。12. 如权利要求9所述的方法，其特征在于，所述第二环路滤波器的输出被加上所述第 一环路滤波器的输出以向所述第一锁相环的受控振荡器提供控制信号，所述第一锁相环的 所述受控振荡器的输出提供所述公共输出。13. 如权利要求9到12中的任一者所述的方法，其特征在于，所述第一输入时钟包括从 分组网络恢复的时钟信号，并且所述稳定时钟源选自由温度控制晶体振荡器(TCXO)和恒温 晶体振荡器(OCXO)组成的分组。14. 如权利要求9所述的方法，其特征在于，所述双锁相环是由所述稳定时钟源提供的 多个双锁相环之一。15. 如权利要求9到14中的任一项所述的方法，其特征在于，所述第一输入时钟包括通 过分组网络从标准时钟源恢复的时钟信号，并且所述第二输入时钟包括从同步网络导出的 时钟信号。16. 如权利要求15所述的方法，其特征在于，所述同步网络是同步以太网。17. -种生成同步分组通信网络中的本地时钟的方法，其特征在于，所述本地时钟被锁 定到稳定参考时钟并被锁定到包括第一低通滤波器的双锁相环中的主时钟，包括:从通过 所述同步分组通信网络传入的数据流中提取从所述参考时钟中导出的时钟信号； 相对于所述时钟信号确定受控振荡器的第一相位误差； 相对于所述主时钟生成归因于所述受控振荡器的漂移的第二相位误差； 用第二低通滤波器对所述第二相位误差进行滤波，所述第二低通滤波器具有比所述第 一低通滤波器小的截止频率； 将所述经滤波的第二相位误差加上所述第一相位误差；以及 基于所述第一和第二相位误差的和来调整所述双锁相环中的所述受控振荡器的频率。18. 如权利要求17所述的方法，其特征在于，进一步包括通过所述同步分组通信网络从 所述主时钟接收同步定时分组以生成所述第二相位误差。19. 如权利要求17所述的方法，其特征在于，所述第一低通滤波器的截止频率位于0.1 至Ijl.OHz的范围内，并且所述第二低通的截止频率位于0.OOlHz到0.1 Hz的范围内，并且所述 第一和第二低通滤波器的带宽之比为至少1:10。20. 如权利要求17所述的方法，其特征在于，当所述第一相位误差达到阈值时，所述阈 值被从所述第一相位误差中减去并加上所述第二相位误差以防止溢出条件。21. 如权利要求17到20中的任一项所述的方法，其特征在于，所述双锁相环是双数字锁 相环。22. 如权利要求17到21中的任一项所述的方法，其特征在于，所述同步分组通信网络是 同步以太网网络。23. 如权利要求17到22中的任一项所述的方法，其特征在于，所述主时钟被同步到标准 时间。24. 如权利要求17到22中的任一项所述的方法，其特征在于，所述主时钟被同步到协调 世界时。25. -种用于生成同步分组通信网络中的本地时钟的本地时钟生成器，其中所述本地 时钟被锁定到稳定参考时钟并被锁定到包括第一低通滤波器的锁相环中的经受漂移的主 时钟，包括： 受控振荡器； 第一模块，所述第一模块被配置成从通过所述同步分组通信网络传入的数据流中提取 从所述主要参考时钟中导出的时钟信号； 相位检测器，所述相位检测器被配置成相对于提取的时钟信号生成所述受控振荡器的 第一相位误差； 第二模块，所述第二模块被配置成相对于所述主时钟生成归因于所述受控振荡器的漂 移的第二相位误差； 第二低通滤波器，所述第二低通滤波器用于对所述第二相位误差进行滤波，所述第二 低通滤波器具有比所述第一低通滤波器小的截止频率；以及 加法器，所述加法器被配置成将所述第一和第二相位误差相加； 其中所述受控振荡器被配置成生成取决于所述第一和第二相位误差之和的输出。26. 如权利要求25所述的本地时钟生成器，其特征在于，所述第二模块被配置成从通过 所述同步分组通信网络从所述主时钟中接收的同步定时分组中生成所述第二相位误差。27. 如权利要求25或26所述的本地时钟生成器，其特征在于，所述第一低通滤波器的截 止频率位于〇. 1到1.0 Hz的范围内，并且所述第二低通的截止频率位于O. OOlHz到O. IHz的范 围内，并且所述第一和第二低通滤波器的带宽之比为至少10:1.28. 如权利要求23到27中的任一项所述的本地时钟生成器，其特征在于，进一步包括被 配置成在所述第一相位误差达到预定阈值时，从所述第一相位误差中减去所述阈值并将所 述阈值加到所述第二相位误差以防止溢出条件的模块。29. 如权利要求25到28中的任一项所述的本地时钟生成器，其特征在于，所述锁相环是 数字锁相环。30. 如权利要求25所述的本地时钟生成器，其特征在于，所述第一模块是以太网物理层 设备，并且其中所述第二模块包括IEEE 1558处理器。31. 如权利要求25所述的本地时钟生成器，其特征在于，所述主时钟是远程高度稳定振 荡器。
【文档编号】H03L7/099GK105960759SQ201580006782
【公开日】2016年9月21日
【申请日】2015年1月14日
【发明人】S·米利耶维奇
【申请人】美高森美半导体无限责任公司