一种锁相环的两步自动频率校准电路和方法
【技术领域】
[0001]本发明属于集成电路设计技术领域，涉及一种集成电路，特别涉及一种锁相环(PLL)的自动频率校准技术。
【背景技术】
[0002]在射频通信系统中，锁相环(PLL)是一个极其关键的模块，被广泛用来为收发机提供稳定的频率。射频锁相环电路通常由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器及分频器组成。
[0003]由于相位噪声性能较好，电感-电容压控振荡器(LCVCO)被广泛用于射频锁相环(PLL)电路中，其调谐范围和相位噪声决定了一个PLL的基本性能。在选定一个电感之后，LCVCO的振荡频率由电容决定。根据通信协议，LCVCO需要覆盖所规定的频率范围。通常采用自动频率校准技术，利用一组离散的可变电容提供粗调，预先将LCVCO调谐到目标频率附近，然后利用连续可变的电容提供细调，最终将LCVCO锁定到目标频率。
[0004]在各种工艺角、温度及电源电压变化的情况下，均要求保证粗调能覆盖通信协议所规定的频率范围。举例说明:假设有一个LCVCO的频率中心点为2GHz，通常粗调需要保证频率中心点附近至少±10%的频率范围，即锁相环能够锁定在1.8-2.2GHz的频率范围内。但是由于射频锁相环工作频率较高，很小的寄生电感、电容的变化将导致较大的频率中心点变化。在电路设计过程中，前仿真和后仿真的寄生电感、电容的差异可能导致频率中心点的变化，典型情况下，前后仿真频率中心点下降值约为50MHz ;流片之后，实际的振荡频率中心点较后仿真值又将可能有约10MHz左右的偏差。如果仅仅通过粗调来覆盖设计值和流片结果中频率中心点的偏移，必将导致粗调谐范围远远大于通信协议所规定的频率范围。而实际LCVCO电路中，相邻的频率子带要求必须交叠一部分，而且随着控制电容的增多，子带与子带之间的频率间隔将逐渐减小，实际所能得到的粗调谐范围受到很多限制。前仿真、后仿真、实际流片后的频率中心点的偏移更进一步缩小了实际能得到的粗调谐范围。如果流片之后频率中心点的测试结果严重偏离仿真值，只能通过重新设计，重新流片来纠正，这将加长芯片的研发周期。
【发明内容】
[0005]针对上述问题，本发明公开一种锁相环的两步自动频率校准电路和方法。本发明的目的是，两步法实现LCVCO的自动频率校准:第一步，实现LCVCO的频率中心点预校准，保证典型情况下LCVCO的前仿真、后仿真、实际流片结果频率中心点在所要求之频率附近；第二步，实现常规的自动频率校准，保证在各种工艺角、温度变化、电源电压变化情况下，LCVCO的频率调谐范围覆盖通信协议规定的频率范围。为了实现本发明的发明目的，发明人是通过如下技术方案实现的。
[0006]本发明公开的两步自动频率校准电路包括包含2bit频率中心点预校准电容阵列和3bit工艺角温度校准电容阵列在内的LCVC0、比较电路H和比较电路L、AFC逻辑电路、包含分频器(Divider)、鉴频鉴相器(PFD)、电荷泵(CP)和环路滤波器(Loop Filter)在内的锁相环基本构成单元。
[0007]具体的校准过程描述如下:2bit频率中心点预校准电容阵列控制位默认值为“10”，3bit工艺角温度校准电容阵列控制位默认值为“100”。通过Start信号和时钟信号，启动2bit频率中心点预校准电路，利用二分法，AFC逻辑电路快速找到一条所希望的调谐子带，该子带能保证典型情况下LCVCO频率中心点的前仿真、后仿真、实际流片结果在所要求之频率附近，并启动第二步自动频率校准电路。第二部自动频率校准算法仍然利用二分法，保证在各种工艺角、温度变化、电源电压变化情况下，LCVCO的频率调谐范围覆盖通信协议规定的频率范围。为了尽快找到频率子带，本发明的校准方法利用两个比较器，比较器H用来判断建立之后的电荷泵电压稳定值VT是否大于高阈值VTH，比较器L用来判断建立之后的电荷泵电压稳定值VT是否大于低阈值VTL。一旦VTL〈VT〈VTH，本发明的校准流程提前结束，并产生AFC_0K信号，校准过程完成。
[0008]本发明的优点及效果在于:
(I)本发明提出的关于锁相环的两步自动频率校准方法，保证了典型情况下LCVCO的振荡频率中心点前仿真、后仿真和实际流片结果均与设计值接近。频率中心点校准后，第二步自动频率校准方法很容易保证在各种工艺角、温度变化、电源电压变化情况下，频率调谐范围覆盖通信协议规定的频率范围。本发明的两步校准算法能够缩短研发周期，提高一次流片成功率。
[0009](2)本发明提出的两步自动频率校准方法均采用二分法，可以缩短校准时间。
[0010]附图简述
通过附图中的图形，以示例方式，而非限制方式来图解本发明的实施例，在这些附图中相同的参考数字指代相似的元件。
[0011]图1是本发明的锁相环(PLL)电路的图示。
[0012]图2是本发明的用于图1中的PLL的两步自动频率校准电路的图示。
[0013]图3是本发明的用于图2中PLL的LCVCO及其频率控制电路的图示。
[0014]图4是本发明的用于图2中第一步自动频率校准电路的流程图。
[0015]图5是本发明的用于图2中第二步自动频率校准电路的流程图。
[0016]具体实施方法
图1示出了使用LCVCO的PLL电路。通常包括鉴频器(PFD) 101，电荷泵(CP) 102,环路滤波器(LF) 103，LCVC0104(包括自动摆幅校准电路106和自动频率校准(AFC)电路107)，可编程分频器电路105，缓冲器电路108。
[0017]PFD 101接收参考时钟信号(Fref)并和Dividerl05输出的反馈时钟(Fdiv)进行相位或频率的比较，生成反映相位或频率差的误差信号。当反馈信号频率低于参考时钟信号时，产生Up信号，控制CP102对环路滤波器103充电；当反馈时钟频率高于参考时钟信号时，产生Down信号，控制CP102对环路滤波器103放电。充电或放电可以使LCVCO的输入信号(VT)增大或减小，从而适当地提高或降低LCVC0104的振荡信号(Fvc0)频率。为了防止负载牵引效应和提高驱动能力，采用缓冲器电路(Buf fer ) 108输出最终的PLL输出信号(Fpll)0
[0018]自动频率控制电路107 (AFC)监测环路滤波器输出信号VT，选择校准边带，控制LCVCO的输出频率，保证锁定之后的环路滤波器输出电压VT稳定在合适的电压范围之内；自动摆幅校准电路106监测LCVCO的输出信号摆幅，通过控制电流，控制LCVCO的摆幅。
[0019]图2示出了本发明中两步自动频率校准方法的实施例。包括LCVCO(包含2bit频率中心点预校准电容阵列和3bit工艺角温度校准电容阵列)204、比较电路H201和比较电路L202、AFC逻辑电路203、锁相环的其余基本单元205 (包含分频器105、鉴频鉴相器101、电荷泵102和环路滤波器103)。如图所示，所有的电路接成反馈环路。通过比较电路H201和比较电路L202监视环路滤波器103的输出电压VT，当比较电路H的输出C0MP_H为高电平，减小2bit频率中心点校准电容值；当比较电路L的输出C0MP_L为低电平，增大2bit频率中心点校准电容值；一旦C0MP_H为低电平同时C0MP_L为高电平，意味着V