D型触发器及时钟生成电路的制作方法
【专利说明】D型触发器及时钟生成电路
[0001]本申请基于2014年6月4日提出申请的日本国专利申请第2014 — 116109号主张优先权，这里引用其全部内容。
技术领域
[0002]本发明的实施方式涉及D型触发器及时钟生成电路。
【背景技术】
[0003]以往，有能够输出不同时钟频率的时钟的时钟生成电路。这样的时钟生成电路例如能够对通过切换时钟而改变处理速度的模组等切换时钟并供给。在这样的时钟生成电路中，有采用具有旁路功能的时钟分频电路的结构。具有旁路功能的时钟分频电路将PLL电路等的时钟脉冲供给源的输出原样输出或分频后输出。例如，具有旁路功能的时钟分频电路由对PLL电路的输出进行分频的计数器、和对计数器输出和PLL输出进行切换的多路调制器构成。
[0004]计数器的输出在通过计数器的最终段的D型触发器或被配置在计数器的紧接着之后的D型触发器(以下，将它们称作最终段的D型触发器)而进行定时校准后，被向多路调制器供给。即，在将PLL电路的输出经由多路调制器直接输出的旁路模式时和经由计数器分频并输出的分频模式时，时钟延时(clock latency)相差最终段的D型触发器的延迟量。
[0005]此外，在通常的数字电路设计中，最终段的D型触发器及多路调制器由标准单元构成。因此，根据各单元彼此的物理距离，在分频时和旁路时时钟延时也不同。此外，严格地讲，因多路调制器的输入针(pin)不同，多路调制器内部的延迟也虽然较小但存在不同。
[0006]如果这样的时钟延时不同的时钟被供给到模组，则在模组中有定时控制变困难的情况。另外，通过将最终段的D型触发器及多路调制器的各标准单元彼此在布局上接近配置、或做成I个定制单元，能够使延时变小，但不能将由最终段的D型触发器的延迟量带来的延时差消除。
【发明内容】
[0007]本发明的目的是提供一种在旁路模式时和分频模式时不发生时钟延时的D型触发器及时钟生成电路。
[0008]技术方案提供一种D型触发器，数据输入被输入到具有第I保持电路的主锁存器，从具有第2保持电路的副锁存器输出数据输出，其特征在于，具备:传输元件，构成在上述副锁存器中，基于时钟信号取得上述第I保持电路的输出并向第I节点输出；第I保持电路构成元件，构成在上述第I保持电路中，受控制信号控制，在第I模式时作为构成上述第I保持电路的元件发挥功能，并且在第2模式时输出被固定，经由上述传输元件输出用来对上述第I节点赋予一方逻辑值的输出?’第2保持电路构成元件，构成在对在上述第I节点呈现的信号进行保持的上述第2保持电路中，受上述控制信号控制，在上述第I模式时作为构成上述第2保持电路的元件发挥功能，并且在上述第2模式时输出被固定，基于上述时钟信号将另一方逻辑值的输出向上述第I节点输出。
[0009]此外，技术方案提供一种时钟生成电路，具备:时钟脉冲产生电路，产生时钟信号；分频电路，将上述时钟脉冲产生电路产生的上述时钟信号分频并输出；上述D型触发器；上述D型触发器能够将上述分频电路的输出输出。
[0010]根据技术方案，能够提供一种在旁路模式时和分频模式时不发生时钟延时的D型触发器及时钟生成电路。
【附图说明】
[0011]图1是表示组装到有关本发明的第I实施方式的时钟生成电路中的D型触发器的逻辑电路图。
[0012]图2A及图2B是表示生成对图1中的各部供给的信号的各电路的电路图。
[0013]图3是表示将图1、图2A及图2B的电路具体地实现的电路例的电路图。
[0014]图4是表示有关本实施方式的时钟生成电路的块图。
[0015]图5是表TK第I实施方式的D型触发器I的真值表的图表。
[0016]图6A?图6D是表示图4的时钟生成电路的动作的时序图。
[0017]图7是表示一般的D型触发器的逻辑电路图。
[0018]图8是表示将图7的电路具体地实现的电路例的电路图。
[0019]图9是表示本实施方式的关联技术的时钟生成电路的块图。
[0020]图1OA?图1OD是表示图9的时钟生成电路的动作的时序图。
[0021]图11是表示本发明的第2实施方式的电路图。
[0022]图12是表示本发明的第3实施方式的电路图。
【具体实施方式】
[0023]实施方式的D型触发器是由具有第I保持电路的主锁存器和具有第2保持电路的副锁存器构成的D型触发器,具备:传输兀件,构成在上述副锁存器中，基于时钟信号而取得上述第I保持电路的输出并向第I节点输出；第I保持电路构成元件，构成在上述第I保持电路中，受控制信号控制，在第I模式时作为构成上述第I保持电路的元件发挥功能，并且在第2模式时输出被固定，经由上述传输元件对上述第I节点赋予一方逻辑值的输出；第2保持电路构成元件，构成在将在上述第I节点呈现的信号保持的上述第2保持电路中，受上述控制信号控制，在上述第I模式时作为构成上述第2保持电路的元件发挥功能，并且在上述第2模式时输出被固定，基于上述时钟信号将另一方逻辑值的输出向上述第I节点提供。
[0024]以下，参照附图对本发明的实施方式详细地说明。
[0025](第I实施方式)
[0026]图1是表示组装到有关本发明的第I实施方式的时钟生成电路中的D型触发器的逻辑电路图。图2A及图2B是表示生成向图1中的各部供给的信号的各电路的电路图。此夕卜，图3是表TK将图1、图2A及图2B的电路具体地实现的电路例的电路图。图4是表TK有关本实施方式的时钟生成电路的块图。另外，图1至图3的标号111、112、13?15所表示的电路部分中，由相同的标号表示是相同的电路部分。此外，在图3中，为了图面的简略化，向电源线的连接省略了图示。
[0027]为了使第I实施方式的特征变得容易理解，首先，参照图7及图8，对作为本实施方式的关联技术的一般的D型触发器进行说明。另外，在后述的图1至图3的说明中，对于与图7及图8相同的构成要素赋予相同的标号而省略说明。
[0028]图7是表示一般的D型触发器的逻辑电路图，图8是表示将图7的电路具体地实现的电路例的电路图。另外，图7及图8的标号11?13所表TK的电路部分中，由相同的标号表示是相同的电路部分。此外，在图8中，为了图面的简略化，向电源线的连接省略了图
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[0029]在图7中，将供给到D型触发器20中的数据输入D向主锁存器11内的作为时钟控制的变换器(clocked inverter)的变换器INGl提供。变换器INGl受向控制端供给的时钟cp及其反转时钟cp条(以下，记作“/cp”)控制，将数据输入D向主锁存器11取入。例如，在时钟cp是低电平(以下称作L电平)的情况下，变换器INGl将数据输入D取入，向变换器INVl供给。
[0030]变换器INVl使输入信号反转并向作为时钟控制的变换器的变换器ING2提供。变换器ING2受供给到控制端的反转时钟/cp及时钟cp控制，使输入信号反转并向变换器INVl提供。例如，在时钟cp是高电平(以下称作H电平)的情况下，变换器ING2将变换器INVl的输出取入并向变换器INVl输出。S卩，变换器INV1、ING2作为保持电路发挥功能，在时钟cp的H电平期间中，将数据输入D的正转信号输出并保持。
[0031]变换器INVl的输出被供给到作为传输元件的时钟控制的变换器即变换器ING3。变换器ING3受供给到控制端的反转时钟/cp及时钟cp控制，将变换器INVl的输出向副锁存器12取入。例如，在时钟cp是H电平的情况下，变换器ING3将变换器INVl的输出取入并向变换器INV2供给。
[0032]变换器INV2使输入信号反转并向作为时钟控制的变换器的变换器ING4提供。变换器ING4受供给到控制端的时钟cp及反转时钟/cp控制，使输入信号反转并向变换器INV2提供。例如，在时钟cp是L电平的情况下，变换器ING4将变换器INV2的输出取入并向变换器INV2输出。即，变换器INV2、ING4作为保持电路发挥功能，在时钟cp的L电平期间中，将数据输入D的正转信号向缓存电路13输出并保持。
[0033]构成缓存电路13的变换器INV3、INV4将输入的信号作为数据输出Q输出。这样，数据输入D被与时钟cp同步地作为数据输出Q输出。
[0034]在图8中，在电源端子与基准电位点之间，串联连接着PMOS晶体管Tpl的源极一漏极路径、PMOS晶体管Tp2的源极一漏极路径、NMOS晶体管Tnl的漏极一源极路径、NMOS晶体管Τη2的漏极一源极路径，由这些晶体管Tpl、Tp2、TnU Τη2构成图7的变换器ING1。对晶体管Tpl、Tn2的栅极供给数据输入D，分别从控制时钟发生部14对晶体管Tp2、Tnl的栅极供给时钟CP或反转时钟/cp。
[0035]控制时钟发生部14被从后述的PL