分频系统及输入电平触发元件的制作方法【专利摘要】一种分频电路及输入电平触发元件，分频系统包括：控制电路；第一多输入共享输入电平触发元件MILTD，用于接收第一分频信号以根据第一时钟信号的电平产生一回馈信号，或接收第二分频信号以根据第二时钟信号的电平产生回馈信号；第一输入电平触发群组ILTG，若被控制而启动时，根据该回馈信号产生第一分频信号至第一MILTD，若被控制而为非启动时，输出一固定电压至该第一MILTD；第二ILTG，若被控制而启动时，根据回馈信号产生该第二分频信号至第一MILTD，若被控制而为非启动时，输出固定电压至第一MILTD。其中该第一ILTG与第一MILTD一起运作而提供第一分频比，该第二ILTG与该第一MILTD一起运作而提供第二分频比。本发明可节省电路面积及功率消耗，整体噪声表现也可获得改善。【专利说明】分频系统及输入电平触发元件【【
技术领域：
】】[0001]本案有关于输入电平触发元件以及分频系统，特别有关于一种可作为多工器的输入电平触发元件以及包含此类输入电平触发元件的分频系统。【【
背景技术：
】】[0002]图1所示为现有的分频系统的模块图。如第1图所示，输入电平触发元件（inputleveltriggeringdevice,简称为ILTD)D_1、D_2、D_3以及D_4以串联方式f禹接。至少两个输入电平触发元件可形成一分频元件，分频元件的分频比由输入电平触发元件的数量决定。在此例中，每两个输入电平触发元件组成一分频元件，因此会产生具有不同频率的分频信号FDS_1、FDS_2。多工器M用以选择分频信号FDS_1、FDS_2其中之一来输出。[0003]多工器M的输出可作为一分频输出信号FD0,也可作为输入到输入电平触发元件D_1的输入信号INS。[0004]分频信号可如图1所示由偶数个输入电平触发元件产生，但也可由奇数个输入电平触发元件产生。[0005]然而此类分频系统因为具有较多的多工器以及多数串联的输入电平触发元件，可能具有较大的负载。多工器也可能使信号具有较大的相位噪声并消耗较多电流。【【
发明内容】】[0006]因此，本发明实施例一目的为提供一种分频系统，其包含可作为多工器的输入电平触发元件。[0007]本发明实施例另一目的为提供一种可作为多工器的输入电平触发元件。[0008]本发明实施例提供了一种分频系统，其包含一控制电路、一第一多输入共享输入电平触发元件、一第一输入电平触发群组、以及一第二输入电平触发群组。第一多输入共享输入电平触发兀件包含一第一输入端、一第二输入端、一第一时钟端以及一第二时钟端，其中该第一多输入共享输入电平触发元件于该第一输入端接收一第一分频信号以根据该第一时钟端接收的一第一时钟信号的电平产生一回馈信号，或是于该第二输入端接收一第二分频信号以根据该第二时钟端接收的一第二时钟信号的电平产生该回馈信号。第一输入电平触发群组包含至少一输入电平触发元件，若被该控制电路控制而启动时，根据该回馈信号产生该第一分频信号至该第一多输入共享输入电平触发元件，若被该控制电路控制而为非启动时，输出一固定电压至该第一多输入共享输入电平触发兀件。第二输入电平触发群组包含至少一输入电平触发元件，若被该控制电路控制而启动时，根据该回馈信号产生该第二分频信号至该第一多输入共享输入电平触发元件，若被该控制电路控制而为非启动时，输出该固定电压至该第一多输入共享输入电平触发兀件。其中该第一输入电平触发群组与该第一多输入共享输入电平触发元件一起运作而提供一第一分频比，且该第二输入电平触发群组与该第一多输入共享输入电平触发元件一起运作而提供一第二分频比。[0009]本发明实施例另揭露一种多输入共享输入电平触发兀件，包含：一锁存电路；一第一接收电路，用以接收一第一输入信号以及一第一时钟信号；一第二接收电路，用以接收一第二输入信号以及一第二时钟信号。其中该锁存电路根据该第一输入信号以及该第一时钟信号的一电平产生一输出信号，或根据该第二输入信号以及该第二时钟信号的一电平产生该输出信号。[0010]根据本发明实施例，分频系统可共享至少一多输入共享输入电平触发元件且具有多输入的多输入共享输入电平触发元件可作为一多工器。藉此可省去现有技术中的多工器，以节省电路面积及功率消耗，整体噪声表现也可获得改善。【【专利附图】【附图说明】】[0011]图1所示为现有的分频系统的电路示意图；[0012]图2所示为依据本发明第一实施例的分频系统的电路示意图；[0013]图3所示为图2所示分频系统的详细结构的电路图；[0014]图4所示为图3所示分频系统的更详细结构的电路图；[0015]图5A所示为依据本发明第二实施例的分频系统的电路示意图；[0016]图5B所示为依据本发明第三实施例的分频系统的电路示意图；[0017]图6所示为依据本发明第四实施例的分频系统的电路示意图；[0018]图7A所示为依据本发明第五实施例的分频系统的电路示意图；[0019]图7B所示为根据本发明第六实施例的分频系统的电路示意图；[0020]图8所示为图7A所示实施例的更详细的电路结构；[0021]图9所示为依据本发明实施例的一种多输入共享输入电平触发元件的详细结构的电路图；[0022]图10所示为依据本发明实施例的另一种多输入共享输入电平触发元件的详细结构的电路图。【【具体实施方式】】[0023]在说明书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者透过其他装置或连接手段间接地电气连接至该第二装置。[0024]图2所示为依据本发明实施例的一种分频系统的电路示意图。如图2所示，分频系统200包含一控制电路CC、一第一多输入共享输入电平触发兀件（multiinputleveltriggeringdevice,简称为MILTD)MD_1、一第一输入电平触发群组G_1(inputleveltriggeringgroup,简称为ILTG)、以及一第二输入电平触发群组6_2。第一多输入共享输入电平触发元件MD_1包含一第一输入端IN_1、一第二输入端IN_2、一第一时钟端INC_1以及一第二时钟端INC_2。第一多输入共享输入电平触发元件MD_1于第一输入端IN_1接收一第一分频信号FDS_1以根据第一时钟端INC_1接收的一第一时钟信号CLKl(或^I)的电平产生一回馈信号FBS，或是于第二输入端IN_2接收一第二分频信号FDS_2以根据第二时钟端INC_2接收的一第二时钟信号CLK2(或)的电平产生回馈信号FBS。回馈信号FBS可作为第一输入电平触发群组G_1或第二输入电平触发群组G_2的输入，也可作为整个系统的分频输出信号FDO。[0025]第一输入电平触发群组G_1包含至少一输入电平触发元件，若被控制电路CC控制而启动时，根据回馈信号FBS产生第一分频信号FDS_1至第一输入端IN_1。[0026]第一输入电平触发群组G_1若被控制电路CC控制而为非启动时，输出一固定电压至第一多输入共享输入电平触发元件MD_1。藉由这样的做法，第一多输入共享输入电平触发元件MD_1不会根据第一时钟信号CLKl(或茂石）的电平改变其输出。也就是说，第一输入电平触发群组G_1并不会启动第一多输入共享输入电平触发元件MD_1。[0027]第二输入电平触发群组G_2包含至少一输入电平触发元件，若被控制电路CC控制而启动时，根据回馈信号FBS产生第二分频信号FDS_2至第二输入端IN_2。[0028]第二输入电平触发群组6_2若被控制电路CC控制而为非启动时，输出一固定电压至第一多输入共享输入电平触发元件MD_1。藉由这样的做法，第一多输入共享输入电平触发元件MD_1不会根据第二时钟信号CLK2(或)的电平改变其输出。也就是说，第二输入电平触发群组G_2并不会启动第一多输入共享输入电平触发元件MD_1。[0029]分频比与分频路径中输入电平触发元件的总数相关。更详细的说，若第一输入电平触发群组G_1启动，分频比与多输入共享输入电平触发元件的数量和第一输入电平触发群组G_1中的输入电平触发元件的数量有关。同样的，若第二输入电平触发群组G_2启动，分频比与多输入共享输入电平触发元件的数量和第二输入电平触发群组6_2中的输入电平触发元件的数量有关。藉由图2所示的模块示意图，可让分频输出信号FDO具有所需的频率。于一实施例中，第一输入电平触发群组G_1和第二输入电平触发群组G_2不会同时启动。[0030]第一输入电平触发群组G_1和第二输入电平触发群组G_2可包含相同数量的输入电平触发元件，因此在与第一多输入共享输入电平触发元件MD_1共同运作时可提供相同的分频比。相反的，第一输入电平触发群组G_1和第二输入电平触发群组G_2可包含不同数量的输入电平触发元件，因此在与第一多输入共享输入电平触发元件MD_1共同运作时可提供不同的分频比。[0031]图3所示为图2所示分频系统的详细结构的电路图。请留意为了便于了解，图2中的控制电路CC在此并未不出。如图3所不，第一输入电平触发群组G_1包含一输入电平触发元件〇_1，而第二输入电平触发群组G_2包含三输入电平触发元件D_2、D_3以及D_4。因此第一输入电平触发群组G_1和第二输入电平触发群组G_2可分别和第一多输入共享输入电平触发元件MD_1共同运作而提供不同的分频比，藉以产生具有不同频率的回馈信号FBS。然而，请留意每一输入电平触发群组中的输入电平触发元件的数量并不受限于图3中的实施例。[0032]在图3的实施例中，若第一输入电平触发群组G_1启动，输出端0UT_1输出第一分频信号FDS_1至第一多输入共享输入电平触发元件MD_1。若第一输入电平触发群组G_1未启动，输出端〇UT_l保持一固定电压使得第一输入电平触发群组G_1不会启动第一多输入共享输入电平触发元件MD_1。请留意输出端0UT_1在此例中虽然示为单一端，但若第一分频信号FDS_1为一差分信号，输出端0UT_1可代表两输出端。[0033]同样的，若第二输入电平触发群组G_2启动，输出端0UT_2输出第二分频信号FDS_2至第一多输入共享输入电平触发兀件MD_1。若第二输入电平触发群组G_2未启动，输出端0UT_2保持一固定电压使得第二输入电平触发群组6_2不会启动第一多输入共享输入电平触发元件MD_1。请留意输出端0UT_2在此例中虽然示为单一端，但若第二分频信号FDS_2为一差分信号，输出端0UT_2可代表两输出端。[0034]此外，在图3所示的实施例中，第一输入电平触发群组G_1和第二输入电平触发群组6_2分别包含第一开关SW_1以及第二开关SW_2。在一实施例中，第一多输入共享输入电平触发兀件MD_1的接收晶体管为NMOSFET(NMetal-Oxide-SemiconductorField-EffectTransistor，N型金属氧化物半导体场效晶体管）。接收晶体管用以接收第一输入电平触发群组G_1和第二输入电平触发群组G_2的输出。在此例中，第一开关SW_1以及第二开关SW_2耦接第一输入电平触发群组G_1和第二输入电平触发群组G_2的输入电平触发元件的电源端。若希望第一输入电平触发群组G_1为启动而第二输入电平触发群组G_2为非启动，第一开关SW_1被图2中的控制电路CC控制而耦接一预定电压VCC而第二开关SW_2被图2中的控制电路CC控制而耦接地端GND，藉此第一输入电平触发群组G_1的输入电平触发元件会耦接预定电压VCC(即输入电平触发元件的操作电压）。[0035]相反的，若希望第二输入电平触发群组G_2为启动而第一输入电平触发群组G_1为非启动，第一开关SW_1被图2中的控制电路CC控制而耦接地端GND，而第二开关SW_2被图2中的控制电路CC控制而耦接预定电压VCC，藉此第二输入电平触发群组G_2的输入电平触发元件会耦接预定电压VCC(即输入电平触发元件的操作电源）。[0036]在另一实施例中，第一多输入共享输入电平触发元件MD_1的接收晶体管为PM0SFET(PMetal-Oxide-SemiconductorField-EffectTransistor，P型金属氧化物半导体场效晶体管）。接收晶体管用以接收第一输入电平触发群组6_1和第二输入电平触发群组G_2的输出。在此例中，第一开关SW_1和第二开关SW_2耦接第一输入电平触发群组G_1和第二输入电平触发群组G_2的输入电平触发元件的地端。此例中，第一开关SW_1和第二开关SW_2的动作与接收晶体管为NMOSFET时的状况是相反的，在此不再赘述。[0037]请留意前述开关可被视为包含在控制电路CC中。然而，前述开关也可被其他元件取代而执行相同功能。因此，图3所示实施例的第一输入电平触发群组G_1和第二输入电平触发群组G_2的动作可简示为：其中若该第一输入电平触发群组为启动且该第二输入电平触发群组为非启动，该第一输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接一第一预定电压电平且该第二输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接一第二预定电压电平；其中若该第一输入电平触发群组为非启动且该第二输入电平触发群组为启动，该第一输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接该第二预定电压电平且该第二输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接该第一预定电压电平。[0038]有关接收晶体管的详细内容，将于图9和图10中描述。[0039]藉由前述方式，输出端〇UT_l或0UT_2将于第一输入电平触发群组G_1或第二输入电平触发群组6_2为非启动时输出一地电压，以避免输入电平触发元件的漏电流。而且，藉由此机制，第一输入电平触发群组G_1或第二输入电平触发群组G_2为非启动时，第一多输入共享输入电平触发元件MD_1中的锁存电路将不会受到分频信号FDS_1或FDS_2的影响。[0040]图3的实施例中，第一输入电平触发群组G_1和第一多输入共享输入电平触发元件MD_1形成的分频路径提供了值为2的分频比，而第二输入电平触发群组G_2和第一多输入共享输入电平触发元件MD_1形成的分频路径提供了值为4的分频比。[0041]图4所示为图3所示实施例的更详细结构的电路图。请留意有些符号和信号在图4中为了方便并未示出。在图4的实施例中，输入电平触发元件D_l，D_2,D_3以及D_4为包含单一D端以及单一时钟端G的输入电平触发元件，而第一多输入共享输入电平触发元件MD_1包含多个D端（即第一输入端IN_1以及第二输入端IN_2)以及单一时钟端G(也可为多个时钟端）。在此例中，第一多输入共享输入电平触发元件MD_1的&端输出回馈信号FBS至第一输入电平触发群组G_1或第二输入电平触发群组G_2。输入电平触发元件D_l，D_2的D端分别接收回馈信号FBS。[0042]对应于一分频路径中的输入电平触发元件的数量，输入电平触发元件可对应不同的真值表（truthtable)。分频路径指的是第一多输入共享输入电平触发元件MD_1加上第一输入电平触发群组G_1或第二输入电平触发群组G_2。若分频路径中的输入电平触发元件的个数为偶数，输入电平触发元件对应真值表Tl，其代表Q的输出由相同的时钟电平触发。相反的，若分频路径中的输入电平触发元件的个数为奇数，输入电平触发元件对应真值表T2,其代表Q的输出由不同的时钟电平触发。而且，在一实施例中，输入电平触发兀件以及多输入共享输入电平触发元件（也就是MD_1)的输入为差分信号。【权利要求】1.一种分频系统，其特征在于，包含：一控制电路；一第一多输入共享输入电平触发元件，包含一第一输入端、一第二输入端、一第一时钟端以及一第二时钟端，其中该第一多输入共享输入电平触发兀件于该第一输入端接收一第一分频信号以根据该第一时钟端接收的一第一时钟信号的电平产生一回馈信号，或是于该第二输入端接收一第二分频信号以根据该第二时钟端接收的一第二时钟信号的电平产生该回馈信号；一第一输入电平触发群组，包含至少一输入电平触发元件，若被该控制电路控制而启动时，根据该回馈信号产生该第一分频信号至该第一多输入共享输入电平触发元件，若被该控制电路控制而为非启动时，输出一固定电压至该第一多输入共享输入电平触发兀件；以及一第二输入电平触发群组，包含至少一输入电平触发元件，若被该控制电路控制而启动时，根据该回馈信号产生该第二分频信号至该第一多输入共享输入电平触发元件，若被该控制电路控制而为非启动时，输出该固定电压至该第一多输入共享输入电平触发兀件；其中该第一输入电平触发群组与该第一多输入共享输入电平触发元件一起运作而提供一第一分频比，且该第二输入电平触发群组与该第二多输入共享输入电平触发元件一起运作而提供一第二分频比。2.如权利要求1所述的分频系统，其特征在于：其中若该第一输入电平触发群组为启动时，该第一输入电平触发群组通过该第一输入电平触发群组的单一输入电平触发元件的至少一输出端输出该第一分频信号；若该第一输入电平触发群组为非启动时，该第一输入电平触发群组通过该输出端输出该固定电压。3.如权利要求2所述的分频系统，其特征在于：其中若该第二输入电平触发群组为启动时，该第二输入电平触发群组通过该第二输入电平触发群组的单一输入电平触发元件的至少一输出端输出该第二分频信号；若该第二输入电平触发群组为非启动时，该第二输入电平触发群组通过该输出端输出该固定电压。4.如权利要求1所述的分频系统，其特征在于：其中若该第一输入电平触发群组为启动且该第二输入电平触发群组为非启动，该第一输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接一第一预定电压电平且该第二输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接一第二预定电压电平；其中若该第一输入电平触发群组为非启动且该第二输入电平触发群组为启动，该第一输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接该第二预定电压电平且该第二输入电平触发群组中的该输入电平触发元件被该控制电路控制以耦接该第一预定电压电平。5.如权利要求1所述的分频系统，其特征在于，该第二输入电平触发群组包含：一第一输入电平触发元件，包含一D端，用以接收该回馈信号；以及一第二输入电平触发元件，包含一D端，用以接收来自前一输入电平触发元件的Q端的一输出，并包含一Q端，用以输出该第二分频信号。6.如权利要求5所述的分频系统，其特征在于，该先前输入电平触发兀件为该第一输入电平触发元件。7.如权利要求1所述的分频系统，其中该第一输入电平触发群组包含：一第一输入电平触发兀件，包含一D端，用以接收该回馈信号，并包含一Q端，用以输出该第一分频信号。8.如权利要求1所述的分频系统，其特征在于，该分频系统还包含：一单一输入共享输入电平触发元件，仅包含一输入端，用以接收来自该第一多输入共享输入电平触发元件的输出，且包含一输出端，用以输出该回馈信号。9.如权利要求1所述的分频系统，其特征在于，该分频系统还包含：一第三输入电平触发群组，包含一输入端，用以接收该回馈信号；一第二多输入共享输入电平触发兀件，包含一第三输入端以及一第四输入端，其中该第四输入端耦接该第三输入电平触发群组的一输出端。10.如权利要求9所述的分频系统，其特征在于，该第三输入端耦接该第一多输入共享输入电平触发元件的一输出端。11.如权利要求9所述的分频系统，其特征在于，该分频系统还包含一单一输入共享输入电平触发元件列，该单一输入共享输入电平触发元件列位于该第一多输入共享输入电平触发元件以及该第二多输入共享输入电平触发元件间；其中该单一输入共享输入电平触发元件列包含至少一单一输入共享输入电平触发元件；其中该第三输入端耦接于该单一输入共享输入电平触发元件列的一输出端；其中该单一输入共享输入电平触发元件列的一输入端耦接该第一多输入共享输入电平触发元件的一输出端。12.如权利要求9所述的分频系统，其特征在于：该第一输入电平触发群组与该第一多输入共享输入电平触发元件、该第二多输入共享输入电平触发元件共同运作来提供该第一分频比；该第二输入电平触发群组与该第一多输入共享输入电平触发元件、该第二多输入共享输入电平触发元件共同运作以提供该第二分频比；其中该第三输入电平触发群组仅跟该第二多输入共享输入电平触发元件共同运作以提供一第三分频比。13.如权利要求9所述的分频系统，其特征在于，该第一输入电平触发群组包含：一第一输入电平触发元件，包含一D端，耦接至该第二多输入共享输入电平触发元件的一输出端，且包含一Q端，f禹接该第一输入端。14.如权利要求9所述的分频系统，其特征在于，该第三输入电平触发群组包含：一第二输入电平触发兀件，包含一Q端，稱接该第四输入端。15.如权利要求1所述的分频系统，其特征在于，该第一多输入共享输入电平触发兀件包含：一锁存电路；一第一接收电路，用以接收该第一分频信号以及该第一时钟信号；一第二接收电路，用以接收该第二分频信号以及该第二时钟信号；其中该锁存电路根据该第一分频信号以及该第一时钟信号的该电平产生该回馈信号，或根据该第二分频信号以及该第二时钟信号的该电平产生该回馈信号。16.如权利要求15所述的分频系统，其特征在于：该第一接收电路包含：一第一晶体管，包含一控制端，接收该第一分频信号，一第一端，耦接该锁存电路的一输出端，以及一第二端；以及一第二晶体管，包含一控制端，接收该第一时钟信号，一第一端，耦接该第一晶体管的该第二端，以及一第二端，耦接一预定电压电平；该第二接收电路包含：一第三晶体管，包含一控制端，接收该第二分频信号，一第一端，耦接该锁存电路的该输出端，以及一第二端；以及一第四晶体管，包含一控制端，接收该第二时钟信号，一第一端，耦接该第三晶体管的该第二端，以及一第二端，耦接该预定电压电平。17.如权利要求15所述的分频系统，其特征在于：该第一时钟信号以及该第二时钟信号包含相同的相位；该第二晶体管以及该第四晶体管合并为一单一晶体管。18.-种多输入共享输入电平触发兀件，其特征在于，包含：一锁存电路；一第一接收电路，用以接收一第一输入信号以及一第一时钟信号；一第二接收电路，用以接收一第二输入信号以及一第二时钟信号；其中该锁存电路根据该第一输入信号以及该第一时钟信号的一电平产生一输出信号，或根据该第二输入信号以及该第二时钟信号的一电平产生该输出信号。19.如权利要求18所述的多输入共享输入电平触发元件，其特征在于，该第一接收电路包含：一第一晶体管，包含一控制端，接收该第一输入信号，一第一端，耦接该锁存电路的一输出端，以及一第二端；以及一第二晶体管，包含一控制端，接收该第一时钟信号，一第一端，耦接该第一晶体管的该第二端，以及一第二端，耦接一预定电压电平；该第二接收电路包含：一第三晶体管，包含一控制端，接收该第二输入信号，一第一端，耦接该锁存电路的该输出端，以及一第二端；以及一第四晶体管，包含一控制端，接收该第二时钟信号，一第一端，耦接该第三晶体管的该第二端，以及一第二端，耦接该预定电压电平。20.如权利要求19所述的多输入共享输入电平触发元件，其特征在于，该第一时钟信号以及该第二时钟信号包含相同的相位；该第二晶体管以及该第四晶体管合并为一单一晶体管。【文档编号】H03K21/02GK104426534SQ201410443059【公开日】2015年3月18日申请日期:2014年9月2日优先权日:2013年9月2日【发明者】曾聖哲申请人:联发科技股份有限公司