一种采用触发器分频的时钟电路的制作方法
【专利摘要】本发明涉及图像采集板领域，公开了一种采用触发器分频的时钟电路。所述提供的采用触发器分频的时钟电路，只配置一个晶振电路和多个基于触发器的分频电路，利用基于触发器的分频电路对由晶振电路产生的时钟信号进行分频，从而实现为图像采集板上的多个模块提供不同频率的时钟信号。由于基于触发器的分频电路为数字电路，采用集成电路的方式只需占用极少的电路板面积，因此本发明提供的所述时钟电路可以减小占用图像采集板的面积，方便小型化设计。
【专利说明】一种采用触发器分频的时钟电路
[0001]
【技术领域】
[0002]本发明涉及图像采集板领域，具体地，涉及一种采用触发器分频的时钟电路。
【背景技术】
[0003]图像采集卡又称图像捕捉卡，是一种可以获取数字化视频图像信息，并存储和播放出来的硬件设备。图像采集卡的结构主要包括采集输入模块，模数转换(A/D)模块，图像处理模块，数模转换(D/A)模块，回放输出模块和总线接口模块，其中采集输入模块，模数转换(A/D)模块和图像处理模块完成对图像/视频的进行采样、量化以及转换为数字化视频图像信息的过程，图像处理模块，数模转换(D/A )模块完成对数字化视频图像信息进行解码，并输出回放图像或视频的过程，图像处理模块和总线接口模块用于将数字化视频图像信息传递到外接的计算机硬盘中，以便存储或后续处理。
[0004]在图像采集卡中，时钟电路用于为各个功能模块提供时钟信号，但是由于各个功能模块的数据处理速度不一样，各模块所需的时钟信号频率也不一样，因此一般采用多个晶振电路提供不同频率的时钟信号，例如在如图1所示的图像采集板中，存在一个50MHz晶振电路，通过时钟驱动芯片I为两个DSP (Digital Signal Process，数字信号处理)芯片和一个FPGA (Field-Programmable Gate Array,即现场可编程门阵列)芯片提供50MHz的时钟频率，还存在一个30MHz晶振电路，通过时钟驱动芯片2为三个图像采集编码芯片和三个图像回放解码芯片提供30MHz的时钟频率，同时为FPGA芯片提供用于时钟同步处理的参考时钟信号。目前这种结构中多个晶振电路需要占用图像采集板一定面积，不利于小型化设计。
[0005]综合上述目前图像采集板的多晶振电路的局限性，需要提供一种新型的采用触发器分频的时钟电路，只需要一个晶振电路和多个分频电路，就可以为图像采集板上的多个模块提供不同频率的时钟信号，从而减少时钟电路占用图像采集板的面积，方便小型化设计。
【发明内容】
[0006]针对上述目前图像采集板的多晶振电路的局限性，本发明提供了一种采用触发器分频的时钟电路，只存在一个晶振电路和多个基于触发器的分频电路，即可实现为图像采集板上的多个模块提供不同频率的时钟信号，从而减少了时钟电路占用图像采集板的面积，方便小型化设计。
[0007]本发明采用的技术方案，提供了一种采用触发器分频的时钟电路，其特征在于，包括:晶振电路，时钟驱动芯片，至少两个基于触发器的分频电路；晶振电路连接时钟驱动芯片，时钟驱动芯片分别连接基于触发器的分频电路，各个基于触发器的分频电路分别输出经过分频的时钟信号。晶振电路和时钟驱动芯片配合提供1/0形式的高频时钟信号，然后利用多个基于触发器的分配电路为多个模块提供不同频率的低频时钟信号。由于基于触发器的分频电路为数字电路，采用集成电路的方式只需占用极少的电路板面积，因此本发明提供的所述时钟电路可以减小占用图像采集板的面积，方便小型化设计。
[0008]具体的，所述晶振电路为75MHz晶振电路，所述时钟电路包括基于触发器的3/2分频电路和基于触发器的5/2分频电路；基于触发器的3/2分频电路输出50MHz的时钟信号，基于触发器的5/2分频电路输出30MHz的时钟信号。
[0009]具体的，所述时钟驱动芯片为ADCLK854。
[0010]综上，采用本发明所述提供的采用触发器分频的时钟电路，只配置一个晶振电路和多个基于触发器的分频电路，利用基于触发器的分频电路对由晶振电路产生的时钟信号进行分频，从而实现为图像采集板上的多个模块提供不同频率的时钟信号。由于基于触发器的分频电路为数字电路，采用集成电路的方式只需占用极少的电路板面积，因此本发明提供的所述时钟电路可以减小占用图像采集板的面积，方便小型化设计。
【专利附图】
【附图说明】
[0011]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0012]图1是现有的一种图像采集板上的时钟电路结构图。
[0013]图2是本发明实施例提供的采用触发器分频的时钟电路结构图。
[0014]图3是本发明实施例时钟电路中基于D触发器的3/2分频电路图。
[0015]图4是本发明实施例时钟电路中基于D触发器的5/2分频电路图。
[0016]图5是本发明实施例中基于D触发器的3/2分频电路的工作波形图。
[0017]图6是本发明实施例中基于D触发器的5/2分频电路的工作波形图。
【具体实施方式】
[0018]以下将参照附图，通过实施例方式详细地描述本发明提供的一种采用触发器分频的时钟电路。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
[0019]本文中描述的各种技术可以用于但不限于图像采集板领域，还可以用于其它类似领域。
[0020]本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示:单独存在A，单独存在B，同时存在A和B三种情况，本文中术语“或/和”是描述另一种关联对象关系，表示可以存在两种关系，例如，A或/和B，可以表示:单独存在A，单独存在A和B两种情况，另外，本文中字符“/”，一般表示前后关联对象是一种“或”关系。
[0021]实施例一，图2示出了本实施例提供的基采用触发器分频的时钟电路结构图，图3示出了本实施例提供的时钟电路中基于D触发器的3/2分频电路图，图4示出了本实施例提供的时钟电路中基于D触发器的5/2分频电路图，图5示出了本实施例提供的基于D触发器的3/2分频电路的工作波形图，图6示出了本实施例提供的基于D触发器的5/2分频电路的工作波形图。所述采用触发器分频的时钟电路，其特征在于，包括:晶振电路，时钟驱动芯片，两个基于触发器的分频电路；晶振电路连接时钟驱动芯片，时钟驱动芯片分别连接基于触发器的分频电路，各个基于触发器的分频电路分别输出经过分频的时钟信号。所述时钟电路结构中，单个晶振电路和时钟驱动芯片配合提供两路1/0形式的高频时钟信号，然后利用两个基于触发器的分配电路分别进行分频，得到两个1/0形式的低频时钟时钟信号，从而分别为图像采集板上的两个DSP芯片、单个FPGA芯片和三个图像采集编码芯片和三个图像回放解码芯片提供匹配的时钟信号。由于两个基于触发器的分频电路为数字电路，采用集成电路的方式只需占用极少的电路板面积，因此本发明提供的所述时钟电路可以减小占用图像采集板的面积，方便小型化设计。
[0022]具体的，在本实施例中，所述晶振电路为75MHz晶振电路，所述时钟电路包括基于触发器的3/2分频电路和基于触发器的5/2分频电路；基于触发器的3/2分频电路输出50MHz的时钟信号，基于触发器的5/2分频电路输出30MHz的时钟信号。所述75MHz晶振电路和时钟驱动芯片配合提供两路75Mhz的、1/0形式的时钟信号，其中一路时钟信号输入基于触发器的3/2分频电路，经过3/2分频后输出具有50MHz的、1/0形式的时钟信号，用于为两个DSP芯片和单个FPGA芯片提供时钟信号；另一路时钟信号输入基于触发器的5/2分频电路，经过5/2分频后输出具有30MHz的，1/0形式的时钟信号，用于为三个图像采集编码芯片和三个图像回放解码芯片提供时钟信号，同时还为FPGA芯片提供用于时钟同步处理的参考时钟信号。
[0023]具体的，所述时钟驱动芯片为ADCLK854。所述时钟驱动芯片连接晶振电路，将晶振电路输出的时钟信号转换为I/o形式的时钟信号，并提供至多12路LVDS/23路CMOS时钟信号输出，因此本实施例的时钟电路可以最多配合24个基于触发器的分频电路，提供24个1/0形式的低频时钟信号，完全满足当前图像采集板的时钟信号需求。
[0024]具体优化的，如图3所示，所述基于触发器的3/2分频电路包括:第一输入端，第一输出端，第一异或门，第一反向器，第一 D触发器和第二 D触发器；第一输入端连接第一异或门的第一输入端，第一异或门的输出端连接第一 D触发器的CLKl端,第一 D触发器的Dl端连接第一 D触发器的/Ql端，第一 D触发器的Ql端连接第二 D触发器的CLK2端，第二 D触发器的D2端连接第二 D触发器的/Q2端，第二 D触发器的/Q2端同时连接第一反向器的输入端，第一反向器的输出端连接第一异或门的第二输入端，第一输出端连接第一 D触发器的Ql端。所述第一 D触发器和第二 D触发器均连接成二分频电路形式，结合图5的工作波形，简要说明所述3/2分频电路的工作原理。设所述3/2分频电路中各端的初始状态为复位状态，在第一输入端的第一个时钟脉冲的上升沿作用下，第一 D触发器和第二 D触发器均发生翻转，由于第二 D触发器的/Q2端的反馈作用使得第一异或门输出一个很窄的正脉冲，宽度由反馈延迟决定；在第一输入端的第一个时钟脉冲的下降沿作用下，第一异或门的输出端又上跳，使第一 D触发器再次翻转，而第二 D触发器状态不变；在以后的时钟脉冲的作用下，由于第二 D触发器的/Q2端为高电平，第一 D触发器的CLKl端跟随第一输入端的时钟信号变化(同向或反向)。由于第一异或门及第二D触发器/Q2端的反馈控制作用，在第一个时钟脉冲的作用下得到一个周期的脉冲输出，从而实现每输入一个半时钟脉冲，在第一 D触发器的Ql端取得一个完整周期的输出，即第一输出端的频率为第一输入端频率的2/3。
[0025]具体优化的，如图4所示，所述基于触发器的5/2分频电路包括:第二输入端，第二输出端，第二异或门，第三异或门，第二反向器，第三反向器，第三D触发器，第四D触发器，第五D触发器和电容Cl ;第二输入端连接第二异或门的第一输入端,第二异或门的输出端连接第三D触发器的CLK3端，第三D触发器的D3端连接第三D触发器的/Q3端，第三D触发器的Q3端连接第四D触发器的CLK4端，第四D触发器的D4端连接第四D触发器的/Q4端，第四D触发器的Q4端连接第五D触发器的CLK5端，第五D触发器的D5端连接第五D触发器的/Q5端，第三D触发器的/Q3端同时连接第二反向器的输入端，第五D触发器的/Q5端同时连接第三反向器的输入端,第二反向器的输出端连接第三异或门的第一输入端，第三反向器的输出端连接第三异或门的第二输入端，第三异或门的输出端连接第二异或门的第二输入端和电容Cl的第一端，电容Cl的第二端接地，输出端连接第四D触发器的Q4端。所述第三D触发器，第四D触发器和第五D触发器均连接成二分频电路形式，从图6的工作波形可知，第三D触发器/Q3端的反馈信号中每两个反馈就有一个受到第四D触发器的/Q4端反馈波形的影响，所以在第三异或门的输出端形成一个窄脉冲。由于电容Cl的作用，第三触发器的/Q3端的反馈信号形成的很窄的脉冲会被滤除。最后在第四D触发器的Q4端，每变化一个周期，对应的第二输入端的时钟脉冲的两个半周期，即第二输出端的频率为第二输入端频率的2/5。
[0026]本实施例提供的采用触发器分频的时钟电路，只配置一个晶振电路和两个基于触发器的分频电路，利用基于触发器的分频电路对由晶振电路产生的时钟信号进行分频，从而实现为图像采集板上的多个模块提供两路不同频率的时钟信号。由于基于触发器的分频电路为数字电路，采用集成电路的方式只需占用极少的电路板面积，因此本发明提供的所述时钟电路可以减小占用图像采集板的面积，方便小型化设计。
[0027]参照前述的实施例，本发明的适用于图像采集按的时钟电路还可以拓展出其它的实施例，这些实施例与前述实施例的不同之处在于，包括:晶振电路，时钟驱动芯片，至少三个基于触发器的分频电路；晶振电路连接时钟驱动芯片，时钟驱动芯片分别连接基于触发器的分频电路，各个基于触发器的分频电路分别输出经过分频的时钟信号。所述基于触发器的分频电路中的触发器可以是D触发器，RS触发器和JK触发器等触发器中的任一组合中的一种。
[0028]上述拓展实施例的技术效果，可以参照实施例一的技术效果，不需要通过创造性的劳动即可得到。
[0029]如上所述，可较好的实现本发明。对于本领域的技术人员而言，根据本发明的教导，设计出不同形式的采用触发器分频的时钟电路并不需要创造性的劳动。在不脱离本发明的原理和精神的情况下对这些实施例进行变化、修改、替换、整合和变型仍落入本发明的保护范围内。
【权利要求】
1.一种采用触发器分频的时钟电路，其特征在于，包括:晶振电路，时钟驱动芯片，至少两个基于触发器的分频电路； 晶振电路连接时钟驱动芯片，时钟驱动芯片分别连接基于触发器的分频电路，各个基于触发器的分频电路分别输出经过分频的时钟信号。
2.如权利要求1所述的一种采用触发器分频的时钟电路，其特征在于，包括: 所述晶振电路为75MHz晶振电路，所述时钟电路包括基于触发器的3/2分频电路和基于触发器的5/2分频电路； 基于触发器的3/2分频电路输出50MHz的时钟信号，基于触发器的5/2分频电路输出30MHz的时钟信号。
3.如权利要求2所述的一种采用触发器分频的时钟电路，其特征在于，所述基于触发器的3/2分频电路包括:第一输入端，第一输出端，第一异或门，第一反向器，第一 D触发器和第二 D触发器； 第一输入端连接第一异或门的第一输入端，第一异或门的输出端连接第一 D触发器的CLKl端，第一 D触发器的Dl端连接第一 D触发器的/Ql端，第一 D触发器的Ql端连接第二 D触发器的CLK2端，第二 D触发器的D2端连接第二 D触发器的/Q2端，第二 D触发器的/Q2端同时连接第一反向器的输入端，第一反向器的输出端连接第一异或门的第二输入端，第一输出端连接第一 D触发器的Ql端。
4.如权利要求2所述的一种采用触发器分频的时钟电路，其特征在于，所述基于触发器的5/2分频电路包括:第二输入端，第二输出端，第二异或门，第三异或门，第二反向器，第三反向器，第三D触发器，第四D触发器，第五D触发器和电容Cl ； 第二输入端连接第二异或门的第一输入端，第二异或门的输出端连接第三D触发器的CLK3端，第三D触发器的D3端连接第三D触发器的/Q3端，第三D触发器的Q3端连接第四D触发器的CLK4端，第四D触发器的D4端连接第四D触发器的/Q4端，第四D触发器的Q4端连接第五D触发器的CLK5端，第五D触发器的D5端连接第五D触发器的/Q5端，第三D触发器的/Q3端同时连接第二反向器的输入端，第五D触发器的/Q5端同时连接第三反向器的输入端，第二反向器的输出端连接第三异或门的第一输入端，第三反向器的输出端连接第三异或门的第二输入端，第三异或门的输出端连接第二异或门的第二输入端和电容Cl的第一端，电容Cl的第二端接地，输出端连接第四D触发器的Q4端。
5.如权利要求1所述的一种采用触发器分频的时钟电路，其特征在于，包括: 所述时钟驱动芯片为ADCLK854。
【文档编号】H04N5/232GK104486541SQ201410689472
【公开日】2015年4月1日 申请日期:2014年11月26日 优先权日:2014年11月26日
【发明者】肖燕, 吴东 申请人:成都盛军电子设备有限公司