专利名称：基于触发器环的时钟分频方法及其时钟分频电路的制作方法
技术领域：
本发明涉及集成电路的时钟分频技术，具体涉及一种基于触发器环的时 钟分频方法及其时钟分频电路。
背景技术：
时钟分频电路在集成电路的设计中很常见，由于芯片的pad往往不能输入 很高频的时钟，或者芯片外部没有高频的时钟源，常常是从pad输入一个频率 比较低的时钟，如12M的clock,这个时钟接到内部锁相环的输入，锁相环是一 种倍频电路，可以根据较低频输入的时钟产生一个高频的时钟，如480M的时钟。 基于功能或功耗、面积、时序的考虑，芯片内部往往需要一个或多个功能性的 时钟(fclkl， fclk2,....)，时钟分频电路就是将锁相环输出的高频时钟分频， 产生较低频率和占空比的电路，芯片中常见的时钟结构如图l所示。对于时钟分频电路，目前通常的做法是采用一个counter来计数，当counter 计数到达限定值的时候重新开始计数，通过计数器的状态来实现分频。图3为 现有技术中的一种6分频电路原理图。用verilog语言描述的一个最大可以实现63分频的电3各是这样的 Reg [5: 0] counter;Always ffl(posedge clock or negedge reset) If (reset)Counter [5: 0] <=#1 6， hO; Else if (counter [5: 0] == 6， h37)Counter [5: 0] <=#1 6， hO; ElseCounter [5:0] <=#1 counter [5:0] + 1， bl; Always B)(posedge clock or negedge reset)If (reset)fclk <=#1 1， bO Else if (counter [5: 0] == 6， h37)Fclk <=#1 1' bl Else if (counter [5: 0] == 6， hl5) Fclk <=#1 1， bl 其中37和15是用来决定占空比的。从电路实现的角度，上述电路有触发器及触发器之间的逻辑组成，上述电 路中有7个触发器及一些组合逻辑，从timing的角度，往往关心最长的路径， 上述电路的最长路径可以如下计算。 Log2 (6+6+6) =log2 (18) = 5 而每一级的组合逻辑的延时是可以估算出来的，假设为0.3ns,而触发器的 时序要求是0. 7ns，由此推算，整个电路的延时是0.3x5+0.7 = 2. 2ns，也就 是说，这样的电路能工作的最高频率是454固z，如果PLL的时钟频率高于 454MHz,通常的分频电路就无法工作。上述情况的通常解决方法是采用两级分频，不过两级分频存在分频数不准 确的问题，同时在时序的分析上不方便，而且多级分频电路有时存在电路规模 比较大的缺陷。发明内容本发明的目的在于针对现有技术所存在的缺陷，提供一种延时小、工作频 率高，且能够减小电路实现规模的基于触发器环的时钟分频方法及其时钟分频 电路。本发明的技术方案如下 一种基于触发器环的时钟分频方法，该方法将若 干个触发器的数据输入端和数据输出端依次相连接，最后一个触发器的数据输 出端与第一个触发器的数据输入端连接，从而形成一个触发器环电路；根据分 频电路对占空比的要求选择触发器环中带置位端和带复位端的触发器的个数， 根据时钟波形的要求确定带置位端和带复位端的触发器的位置；将触发器环电 路接入系统分频电路中，以最后一个触发器的空闲数据输出端作为触发器环电路的输出端，实现时钟分频。进一步，在上述基于触发器环的时钟分频方法中，依次连接的触发器的个 数即为所要求实现的分频数。另一种情况，如果所要求的分频数不是素数，则将该分频数表达为多个素 数相乘的形式，通过分解后的素数所对应的多个触发器环电路级联的方式实现 分频，以减小电路规^t。进一步，在上述基于触发器环的时钟分频方法中，根据占空比的要求，高 电平选择若干个带置位端的触发器依次连接，低电平选择若千个带复位端的触 发器依次连接。如上所述的基于触发器环的时钟分频方法，其中，对于一个时钟周期内存 在不规则形式的时钟波形，将带置位端的触发器和带复位端的触发器交替设置， 以对应波形特点。一种基于触发器环的时钟分频电路，包括若干个数据输入端和数据输出端 依次相连接的触发器，最后一个触发器的数据输出端与第一个触发器的数据输 入端连接，形成一个触发器环电路，最后一个触发器的空闲数据输出端作为触 发器环电路的输出端。如上所述的基于触发器环的时钟分频电路，其中，触发器环中触发器的个 数对应所要求实现的分频数。进一步，在上述基于触发器环的时钟分频电路中，包括多个依次串联的触 发器环，前一个触发器环的输出端与后一个触发器环的时钟端连接，形成级联 型时钟分频电^各。如上所述的基于触发器环的时钟分频电路，其中，所述的触发器包括带置 位端和带复位端的触发器，高电平选择若千个带置位端的触发器依次连接，低 电平选择若干个带复位端的触发器依次连接。本发明所提供的时钟分频方法及其电路结构的突出特点是分频数的大小不 影响电路工作的最高频率，因此可以使分频电路正常的工作在相对很高的时钟频率；而且由于触发器电路的数据输出端到数据输入端之间是金属线连接，延 时很小；在具体应用中，可以通过分频电路级联的方式实现时钟分频，从而可以适当减小电路实现的规模。
图1为芯片中常见的时钟结构电路图。图2为普通的带复位端/置位端的触发器的电路图。 图3为现有技术中的一种6分频电路原理图。 图4为触发器环的结构电路图。 图5为本发明的分频电路在系统中的应用示意图。
具体实施方式
下面结合附图对本发明进行详细的描述。触发器是一种电路中的存储器件， 一个普通的带复位端/置位端的触发器的 结构如图2所示。D为数据输入端，CK为时钟端，RN/SN为复位端/置位端，Q/QN 为数据输出端。触发器的基本功能是，当RN/SN为0的时候，Q的输出保持为 0/1，当RN不为0的时候，在每个CK的上升沿，D的值就被锁存到Q,而QN在 任何时刻都保持为Q的反。可以通过选择带置位端或复位端的触发器来实现不 同的初ii。本发明所提供的基于触发器环的时钟分频方法是将若干个触发器的D端和Q 端依次相连接，最后一个触发器的Q端与第一个触发器的D端连接，从而形成 一个触发器环电路，其电路结构如图4所示。根据分频电路对占空比的要求选 择触发器环中带置位端和带复位端的触发器的个数，高电平选择若干个带置位 端的触发器依次连接，低电平选择若干个带复位端的触发器依次连接。根据时 钟波形的要求确定带置位端和带复位端的触发器的位置；将触发器环电路接入 系统分频电路中，以最后一个触发器的QN端作为输出端，实现时钟分频。基于触发器环的时钟分频电路在系统中的应用方式可以参见图5所示电路。 一般来说，依次连接的触发器的个数即为所要求实现的分频数。图4所示 的即为一个五分频电路，如果希望占空比为2:3，则可以选择DFF1、 DFF2是带 置位端的触发器，DFF3、 DFF4、 DFF5是带复位端的触发器。其工作过程是首 先reset信号为O,则每个触发器被置初值，reset信号变为无效之后，每个时 钟后，触发器里的值都会向后移一个触发器间隔，周而复始，就可以得到一个占空比2: 3的五分频电路。从timing上看，这样的电路Q端到D端之间是金属线连接，延时^艮小，假 定0. lns，则这样的分频电路可以工作在1/ ( 0. 1+0. 7 ) = 1. 25GHz。并且，其分 频数的大小不影响电路工作的最高频率，假设如果希望得到37分频的电路，则 可以通过37个触发器首尾相连，而最高工作频率仍然是1. 25GHz。对于一个时钟周期内存在不规则形式的时钟波形，可以将带置位端的触发 器和带复位端的触发器交替设置，以对应波形特点。如果所要求的分频数不是素数，则将该分频数表达为多个素数相乘的形式， 通过分解后的素数所对应的多个触发器环电路级联的方式实现分频，以减小电 路规模。例如，如果希望得到14分频的电路，可以将14表达为素数相乘的形 式，即14=7 x 2,然后构建两个分别由7个触发器和2个触发器构成的触发器环， 将两个触发器环串联组成触发器环级联电路，便可以通过9个触发器实现14分 频电路，从而从一定程度上减小了电路实现的规模。域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技 术创新范围。
权利要求
1.一种基于触发器环的时钟分频方法，其特征在于该方法将若干个触发器的数据输入端和数据输出端依次相连接，最后一个触发器的数据输出端与第一个触发器的数据输入端连接，从而形成一个触发器环电路；根据分频电路对占空比的要求选择触发器环中带置位端和带复位端的触发器的个数，根据时钟波形的要求确定带置位端和带复位端的触发器的位置；将触发器环电路接入系统分频电路中，以最后一个触发器的空闲数据输出端作为触发器环电路的输出端，实现时钟分频。
2. 如权利要求1所述的基于触发器环的时钟分频方法，其特征在于依次 连接的触发器的个数即为所要求实现的分频数。
3. 如权利要求1所述的基于触发器环的时钟分频方法，其特征在于如果 所要求的分频数不是素数，则将该分频数表达为多个素数相乘的形式，通过分 解后的素数所对应的多个触发器环电路级联的方式实现分频。
4. 如权利要求1或2或3所述的基于触发器环的时钟分频方法，其特征在 于根据占空比的要求，高电平选择若干个带置位端的触发器依次连接，低电 平选"^奪若干个带复位端的触发器依次连接。
5. 如权利要求4所述的基于触发器环的时钟分频方法，其特征在于对于 一个时钟周期内存在不规则形式的时钟波形，将带置位端的触发器和带复位端 的触发器交替设置，以对应波形特点。
6. —种基于触发器环的时钟分频电路，其特征在于该电路包括若干个数 据输入端和数据输出端依次相连接的触发器，最后一个触发器的数据输出端与 第一个触发器的数据输入端连接，形成一个触发器环电路，最后一个触发器的 空闲数据输出端作为触发器环电路的输出端。
7. 如权利要求6所述的基于触发器环的时钟分频电路，其特征在于触发 器环中触发器的个数对应所要求实现的分频数。
8. 如权利要求6所述的基于触发器环的时钟分频电路，其特征在于该电 路包括多个依次串联的触发器环，前一个触发器环的输出端与后一个触发器环 的时钟端连接，形成级联型时钟分频电路。
9. 如权利要求6或7或8所述的基于触发器环的时钟分频电路，其特征在 于所述的触发器包括带置位端和带复位端的触发器，高电平选择若干个带置 位端的触发器依次连接，低电平选择若干个带复位端的触发器依次连接。
全文摘要
本发明涉及集成电路的时钟分频技术，具体涉及一种基于触发器环的时钟分频方法及其时钟分频电路。该方法将若干个触发器的数据输入端和数据输出端依次相连接，形成一个触发器环电路；根据分频电路对占空比的要求选择触发器环中带置位端和带复位端的触发器的个数，根据时钟波形的要求确定带置位端和带复位端的触发器的位置；将触发器环电路接入系统分频电路中，以最后一个触发器的空闲数据输出端作为触发器环电路的输出端，实现时钟分频。本发明所述方法及其电路结构的分频数大小不影响电路工作的最高频率，可以使分频电路正常的工作在相对很高的时钟频率，而且可以通过分频电路级联的方式实现时钟分频，从而可以适当减小电路实现的规模。
文档编号H03K23/54GK101291149SQ20081011514
公开日2008年10月22日 申请日期2008年6月18日 优先权日2008年6月18日
发明者柱 杨 申请人:北京中星微电子有限公司