并保持。艮P，副锁存器143的保持电路将数据输入D的反转信号向缓存电路113输出并保持。缓存电路113使副锁存器143的反转信号反转并输出。即，在此情况下，图12的D型触发器45进行通常的D型触发器的动作。
[0116]在旁路模式时，即在控制信号BP为H电平(反转控制信号/BP为L电平)的情况下，与非门NANDl不论输入的信号如何都输出H电平的输出。此外，在控制信号BP为H电平(反转控制信号/BP为L电平)的情况下，时钟控制的或非门N0R2不论输入的信号如何都输出L电平的输出。
[0117]如果时钟cp为H电平，则与非门NANDl的输出被传输门G3取入，使节点P转变为H电平。节点P的电平经由变换器INV2及缓存电路113被作为数据输出Q输出。即，如果时钟cp为H电平，则数据输出Q也为H电平。
[0118]另一方面，如果时钟cp为L电平，则通过时钟控制的或非门N0R2的输出，节点P转变为L电平。该节点P的电平经由变换器INV2及缓存电路113被作为数据输出Q输出。艮P，如果时钟cp为L电平，则数据输出Q也为L电平。
[0119]这样，在控制信号BP为H电平的情况下，时钟cp被以相同的逻辑原样作为数据输出Q输出，等价于来自PLL电路2的时钟CK被旁路输出。
[0120]此外，从节点P到数据输出Q的输出端为止的时钟的传输路径在分频模式(非旁路模式)时和旁路模式时是共同的。此外，在时钟cp从L电平上升到H电平的情况下，在分频模式时与非门NANDl的输出被传输门G3传递而使节点P转变的情况下的延迟时间、和在旁路模式时时钟cp的电平变化经由传输门G3呈现在节点P的情况下的延迟时间是相同的，在各模式中不发生延时差。
[0121]此外，在时钟cp从H电平下降到L电平的情况下，分频模式时和旁路模式时的延时差是由传输门G3带来的延迟时间与由时钟控制的或非门N0R2带来的延迟时间的差，是极小的。
[0122]这样，在本实施方式中，也能够得到与图5相同的真值表，能够得到与第I实施方式同样的效果。
[0123]说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在与权利要求书所记载的发明等价的范围中。
【主权项】
1.一种D型触发器，数据输入被输入到具有第I保持电路的主锁存器，从具有第2保持电路的副锁存器输出数据输出，其特征在于，具备: 传输元件，构成在上述副锁存器中，基于时钟信号取得上述第I保持电路的输出并向第I节点输出； 第I保持电路构成元件，构成在上述第I保持电路中，受控制信号控制，在第I模式时作为构成上述第I保持电路的元件发挥功能，并且在第2模式时输出被固定，经由上述传输元件输出用来对上述第I节点赋予一方逻辑值的输出； 第2保持电路构成元件，构成在对在上述第I节点呈现的信号进行保持的上述第2保持电路中，受上述控制信号控制，在上述第I模式时作为构成上述第2保持电路的元件发挥功能，并且在上述第2模式时输出被固定，基于上述时钟信号将另一方逻辑值的输出向上述第I节点输出。2.如权利要求1所述的D型触发器，其特征在于， 上述传输元件由时钟控制的变换器构成； 上述第I保持电路构成元件及上述第2保持电路构成元件在上述第2模式时输出相同的逻辑值。3.如权利要求1所述的D型触发器，其特征在于， 上述传输兀件由传输门构成； 上述第I保持电路构成元件及上述第2保持电路构成元件在上述第2模式时输出相互不同的逻辑值。4.如权利要求1所述的D型触发器，其特征在于， 上述第I保持电路构成元件通过上述控制信号，作为变换器发挥功能或作为输出固定值的逻辑电路发挥功能； 上述第2保持电路构成元件通过上述控制信号，作为时钟控制的变换器发挥功能或作为输出固定值的时钟控制的逻辑电路发挥功能。5.如权利要求2所述的D型触发器，其特征在于， 上述第I保持电路构成元件通过上述控制信号，作为变换器发挥功能或作为输出固定值的逻辑电路发挥功能； 上述第2保持电路构成元件通过上述控制信号，作为时钟控制的变换器发挥功能或作为输出固定值的时钟控制的逻辑电路发挥功能。6.如权利要求3所述的D型触发器，其特征在于， 上述第I保持电路构成元件通过上述控制信号，作为变换器发挥功能或作为输出固定值的逻辑电路发挥功能； 上述第2保持电路构成元件通过上述控制信号，作为时钟控制的变换器发挥功能或作为输出固定值的时钟控制的逻辑电路发挥功能。7.如权利要求1所述的D型触发器，其特征在于，上述第I保持电路由与非门和第I变换器所形成的环电路构成，上述与非门被输入输入信号及上述控制信号，上述第I变换器使上述与非门的输出反转并提供给上述与非门，上述第2保持电路由第2变换器和时钟控制的与非门所形成的环电路构成，上述第2变换器对在上述第I节点呈现的信号进行反转，上述时钟控制的与非门被输入上述第2变换器的输出及上述控制信号，并以上述时钟信号的定时将输出向上述第I节点输出。8.如权利要求7所述的D型触发器，其特征在于，还具备: 第I时钟控制的变换器，构成在上述主锁存器中，基于上述时钟信号对上述数据输入进行反转，作为上述输入信号向上述与非门提供；以及 缓存器，被赋予上述第2变换器的输出，将上述数据输出进行输出； 上述传输元件是将上述与非门的输出基于上述时钟信号进行反转并向上述第2变换器提供的第2时钟控制的变换器。9.如权利要求1所述的D型触发器，其特征在于，上述第I保持电路由或非门和第I变换器所形成的环电路构成，上述或非门被输入输入信号及上述控制信号，上述第I变换器使上述或非门的输出反转并提供给上述或非门，上述第2保持电路由第2变换器和时钟控制的与非门所形成的环电路构成，上述第2变换器对在上述第I节点呈现的信号进行反转，上述时钟控制的与非门被输入上述第2变换器的输出及上述控制信号，并以上述时钟信号的定时将输出向上述第I节点输出。10.如权利要求9所述的D型触发器，其特征在于，还具备: 第I传输门，构成在上述主锁存器中，基于上述时钟信号将上述数据输入作为上述输入信号提供给上述或非门；以及 缓存器，被赋予上述第2变换器的输出，将上述数据输出进行输出； 上述传输元件是将上述或非门的输出基于上述时钟信号向上述第2变换器提供的第2传输门。11.如权利要求1所述的D型触发器，其特征在于，上述第I保持电路由与非门和第I变换器所形成的环电路构成，上述与非门被输入输入信号及上述控制信号，上述第I变换器使上述与非门的输出反转并提供给上述与非门，上述第2保持电路由第2变换器和时钟控制的或非门所形成的环电路构成，上述第2变换器对在上述第I节点呈现的信号进行反转，上述时钟控制的或非门被输入上述第2变换器的输出及上述控制信号，并以上述时钟信号的定时将输出向上述第I节点输出。12.如权利要求11所述的D型触发器，其特征在于，还具备: 第3变换器，构成在上述主锁存器中，基于上述时钟信号使上述数据输入反转，作为上述输入信号向上述与非门提供；以及 第4变换器，被赋予上述第2变换器的输出，将上述数据输出进行反转输出； 上述传输元件是将上述或非门的输出基于上述时钟信号向上述第2变换器提供的第I传输门。13.如权利要求1所述的D型触发器，其特征在于， 在上述第I模式时，上述传输元件与上述时钟信号的上升或下降定时同步而取得上述第I保持电路的输出并将其向上述第I节点输出，上述第2保持电路构成元件与上述时钟信号的下降或上升定时同步而将上述另一方逻辑值的输出向上述第I节点提供。14.如权利要求1所述的D型触发器，其特征在于， 在上述第I模式及第2模式中，将来自上述副锁存器的数据输出基于上述第I节点被输出。15.—种时钟生成电路,其特征在于,具备:时钟脉冲产生电路，产生时钟信号；分频电路，将上述时钟脉冲产生电路产生的上述时钟信号分频并输出；以及权利要求1所述的D型触发器；上述D型触发器能够将上述分频电路的输出进行输出。
【专利摘要】实施方式的D型触发器具备：传输元件，构成在副锁存器中，基于时钟信号而取得第1保持电路的输出，向第1节点输出；第1保持电路构成元件，构成在第1保持电路中，在第1模式时作为构成第1保持电路的元件发挥功能，并且在第2模式时输出被固定，经由传输元件对第1节点赋予一方逻辑值的输出；第2保持电路构成元件，构成在将在第1节点呈现的信号保持的第2保持电路中，在第1模式时作为构成第2保持电路的元件发挥功能，并且在第2模式时输出被固定，基于时钟信号将另一方逻辑值的输出向第1节点提供。
【IPC分类】H03K3/356
【公开号】CN105141292
【申请号】CN201510079545
【发明人】白井利明, 村冈宽昭, 内海哲章
【申请人】株式会社东芝
【公开日】2015年12月9日
【申请日】2015年2月13日
【公告号】US20150358004