一种基于dice和tmr的抗辐射触发器电路的制作方法
【技术领域】
[0001]本发明涉及一种抗辐射触发器，特别是一种基于DICE和TMR的抗辐射触发器电路。
【背景技术】
[0002]传统的经过MOS管级的测试和验证，传统的纯DICE或纯TMR方式的抗辐射加固的触发器的抗辐射指标不能满足需求，尤其在深亚微米工艺下，会存在如下问题:
[0003]采用纯DICE电路结构的触发器，虽然对存储节点具有单粒子抑制效果，可以增加单粒子翻转的临界电荷量，但是由于存储的电平受锁存窗口的影响较大，受单粒子效应的影响该路的锁存值可能会出现翻转，尤其对于深压微米工艺，高的时钟频率和窄的锁存窗口宽度使得单粒子翻转容易被锁存住并向下一级传播。
[0004]采用纯TMR电路结构的触发器，虽然可以抑制一路的瞬时脉冲导致的电平被错误锁存并避免一路的翻转向下一级传播，但是其存储节点缺乏抗SEU能力，当单粒子注入能量较大时容易被打翻从而使得其内部保存的数据发生错误。
【发明内容】
[0005]本发明解决的技术问题是:针对传统的纯DICE结构触发器和纯TMR结构触发器不能兼顾敏感节点的单粒子免疫能力和对瞬时脉冲(SET)的影响消除能力的缺点，提出一种基于混合的DICE和TMR的抗辐射触发器电路，有效地利提升了触发器的抗辐射能力。
[0006]本发明的技术解决方案是:一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一 C单元模块、第二 C单元模块、第三C单元模块和选举模块，其中:
[0007]时钟生成模块，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器；
[0008]第一条第一级反相器接收外界输入的CK时钟信号，输出信号nclkl送至第一条第二级反相器、第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第一条第二级反相器根据信号nclkl输出bclkl信号，并送至第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块；
[0009]第二条第一级反相器接收外界输入的CK时钟信号，输出信号ckl送至第二条第二级反相器，第二条第二级反相器根据ckl输出ck2送至第二条第三级反相器，第二条第三级反相器根据ck2输出nclk2送至第二条第四级反相器、第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块，第二条第四级反相器根据nclk2输出bclk2信号，送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块；
[0010]第三条第一级反相器接收外界输入的CK时钟信号，输出信号ck3送至第三条第二级反相器，第三条第二级反相器根据ck3输出ck4送至第三条第三级反相器，第三条第三级反相器根据ck4输出ck5送至第三条第四级反相器，第三条第四级反相器根据ck5输出ck6送至第三条第五级反相，第三条第五级反相器根据ck6输出nclk3送至第三条第六级反相器、第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第三条第六级反相器根据nclk3输出bclk3信号，送至第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，所述的反相器为PMOS管和NMOS管并联组成的电路结构；
[0011]数据滤波模块，包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和四输入反相器；第一反相器接收外部输入的数据信号D，输出信号DMl给第二反相器，第二反相器根据DMl产生DM2送至第三反相器，第三反相器根据DM2产生DM3送至第四反相器，第四反相器根据DM3产生DM4送至第五反相器及四输入反相器，第五反相器根据DM4产生DM5送至第六反相器，第六反相器根据DM5产生输出数据信号D2送至第一主DICE模块、第二主DICE模块及第三主DICE模块，四输入反相器根据数据信号D和DM4产生DM6信号送至第七反相器，第七反相器根据DM6产生Dl分别送至第一主DICE模块、第二主DICE模块、第三主DICE模块；所述的四输入反相器包含第一 PMOS管、第二 PMOS管、第一 NMOS管和第二 NMOS管，第一 PMOS管的源端接电源，衬底接电源，栅端接数据信号D，漏端与第二 PMOS管的源端相连，第二 PMOS管的栅端接DM4，衬底接电源，漏端输出DM6至第七反相器，并与第一 NMOS管的源端连接，第一 NMOS管的栅端连接DM4，衬底接地，漏端连接第二 NMOS管的源端，第二 NMOS管的栅端连接数据信号D，衬底及漏端连接地；
[0012]第一主DICE加固模块，根据nclkl、bclkl、nclk2、bclk2、Dl和D2产生两路信号Mll和M12，送至第一从DICE加固模块；
[0013]第二主DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、Dl和D2产生两路信号M21和M22，送至第二从DICE加固模块；
[0014]第三主DICE加固模块，根据nclk3、bclk3、nclkl, bclkl, Dl和D2产生两路信号M31和M32，送至第三从DICE加固模块；所述的第K主DICE加固模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管；第三PMOS管的源端及衬底与电源相连，栅端输出信号MK2，并与第八PMOS管的漏端、第八NMOS管的源端及第七NMOS管的栅端相连，漏端与第四PMOS管的源端相连，第四PMOS管的栅端与信号nclk k相连，衬底接电源，漏端输出信号DM7，并与第三NMOS管的源端、第八NMOS管的栅端、第五PMOS管的栅端、第九PMOS管的漏端及第九NMOS管的漏端相连，第三NMOS管的栅端与bclk k相连，第三NMOS管的漏端与第四NMOS管的源端相连，衬底与地相连，第四NMOS管的栅端输出信号MK1，并与第五PMOS管的漏端、第五NMOS管的源端及第六PMOS管的栅端相连，第四NMOS管的漏端及衬底与地相连，第五PMOS管的源端及衬底与电源相连，第五NMOS管的栅端输出信号DM8，并与第七PMOS管的漏端、第六NMOS管的源端、第八PMOS管的栅端、第十PMOS管的漏端及第十NMOS管的漏端相连，第五NMOS管的漏端及衬底与地相连，第六PMOS管的源端及衬底与电源相连，漏端与第七PMOS管的源端相连，第七PMOS管的栅端与nclk(k+l (当k〈3时)或k_2 (当k>2时))相连，第七PMOS管的衬底与电源相连，第六NMOS管的栅端与bclk(k+l (当k〈3时)或k_2 (当k>2时))相连，第六NMOS管的衬底与地相连，第六NMOS管的漏端与第七NMOS管的源端相连，第七NMOS管的漏端与衬底与地相连，第八PMOS管的源端及衬底与电源相连，第八NMOS管的漏端与衬底与地相连，第九PMOS管的源端与输入信号Dl相连，第九PMOS管的栅端与bclk k相连，第九PMOS管的衬底与电源相连，第九NMOS管的源端与输入信号Dl相连，第九NMOS管的栅端与nclk k相连，第九NMOS管的衬底与地相连，第十PMOS管的源端与输入信号D2相连，第十PMOS管的栅端与bclk (k+Ι (当k〈3时)或k_2 (当k>2时))相连，第十PMOS管的衬底与电源相连，第十NMOS管的源端与输入信号Dl相连，第十NMOS管的栅端与nclk(k+l (当k〈3时)或k-2(当k>2时))相连，第十NMOS管的衬底与地相连，其中，K=一，二，三，当 K =一时，k = 1，当 K = 二时，k = 2，当 K =三时，k = 3 ；
[0015]第一从DICE加固模块，根据nclkl、bclkl、nclk2、bclk2、Mil和M12产生两路信号Xl+和X1-，送至第一 C单元模块；
[0016]第二从DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、M21和M22产生两路信号X2+和X2-，送至第二 C单元模块；
[0017]第三从DICE加固模块，根据nclk3、bclk3、nclkl、bclkl、M31和M32产生两路信号X3+和X3-，送至第三C单元模块；所述的第K从DICE加固模块包括第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第^^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管；第^^一 PMOS管的源端及衬底与电源相连，第i^一 PMOS管的栅端输出信号)《-，并与第十五NMOS管的栅端、第十六PMOS管的漏端及第十六NMOS管的源端相连，第i^一 PMOS管的漏端与第十二 PMOS管的源端相连，第十二 PMOS管的栅端与信号bclk k相连，第十二 PMOS管的衬底与电源相连，第十二 PMOS管的漏端输出信号DM9，并与第十六NMOS管的栅端、第i^一 NMOS管的源端、第十三PMOS管的栅端、第十七PMOS管的漏端及第十七NMOS管的漏端相连，第i^一 NMOS管的栅端与信号nclk K相连，第^^一 NMOS管的衬底与地相连，第i^一 NMOS管的漏端与第十二 NMOS管的源端相连，第十二 NMOS管的栅端输出信号)《+，并与第十三PMOS管的漏端、第十四PMOS管的栅端及第十三NMOS