器接收外界输入的CK信号，输出信号ck3送至第三条第二级反相器，第三条第二级反相器根据ck3输出ck4送至第三条第三级反相器，第三条第三级反相器根据Ck4输出ck5送至第三条第四级反相器，第三条第四级反相器根据Ck5输出ck6送至第三条第五级反相，第三条第五级反相器根据ck6输出nclk3送至第三条第六级反相器、第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第三条第六级反相器根据nclk3输出bclk3信号，送至第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，其中，第i条第j级反相器包括PMOS和NMOS 管，i = 一，二，三，j = 一，二，三，四，五，六。
[0041]如图3所示为本发明触发器电路结构的数据滤波模块的电路结构，包括第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和四输入反相器，其中，第一反相器接收外部输入的数据信号D，输出信号DMl给第二反相器，第二反相器根据DMl产生DM2送至第三反相器，第三反相器根据DM2产生DM3送至第四反相器，第四反相器根据DM3产生DM4送至第五反相器及四输入反相器，第五反相器根据DM4产生DM5送至第六反相器，第六反相器根据DM5产生输出数据信号D2送至第一主DICE模块、第二主DICE模块及第三主DICE模块，四输入反相器根据数据信号D和DM4产生DM6信号送至第七反相器，第七反相器根据DM6产生Dl分别送至第一主DICE模块、第二主DICE模块、第三主DICE模块；所述的四输入反相器包含PM1、PM2、匪I和匪2共4个MOS管，PMl的源端接电源，衬底接电源，栅端接数据信号D，漏端与PM2的源端相连，PM2的栅端接DM4，衬底接电源，漏端输出DM6至第七反相器，并与NMl的源端连接，NMl的栅端连接DM4，衬底接地，漏端连接NM2的源端，NM2的栅端连接数据信号D，衬底及漏端连接地。
[0042]如图4所示，本发明触发器电路结构的第一主DICE加固模块，包括PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NMlO 共 16 个 MOS 管，其中，PM3的源端及衬底与电源相连，栅端输出信号M12，并与PM8的漏端、NM8的源端及匪7的栅端相连，漏端与PM4的源端相连，PM4的栅端与信号nclkl相连，衬底接电源，漏端输出信号DM7，并与NM3的源端、NM8的栅端、PM5的栅端、PM9的漏端及NM9的漏端相连，NM3的栅端与bclkl相连，匪3的漏端与NM4的源端相连，衬底与地相连，NM4的栅端输出信号M11，并与PM5的漏端、NM5的源端及PM6的栅端相连，NM4的漏端及衬底与地相连，PM5的源端及衬底与电源相连，NM5的栅端输出信号DM8，并与PM7的漏端、NM6的源端、PM8的栅端、PMlO的漏端及NMlO的漏端相连，NM5的漏端及衬底与地相连，PM6的源端及衬底与电源相连，漏端与PM7的源端相连，PM7的栅端与nclk2相连，PM7的衬底与电源相连，NM6的栅端与bclk2相连，NM6的衬底与地相连，NM6的漏端与NM7的源端相连，NM7的漏端与衬底与地相连，PM8的源端及衬底与电源相连，NM8的漏端与衬底与地相连，PM9的源端与输入信号Dl相连，PM9的栅端与bclkl相连，PM9的衬底与电源相连，NM9的源端与输入信号Dl相连，NM9的栅端与nclkl相连，NM9的衬底与地相连，PMlO的源端与输入信号D2相连，PMlO的栅端与bclk2相连，PMlO的衬底与电源相连，匪10的源端与输入信号Dl相连，匪10的栅端与nclk2相连，匪10的衬底与地相连。
[0043]如图5所示为本发明触发器电路结构的第一从DICE加固模块的电路结构，包括PM11、PM12、PM13、PM14、PM15、PM16、PM17、PM18、NM11、NM12、NM13、NM14、NM15、NM16、NM17、匪18共16个MOS管，其中，PMll的源端及衬底与电源相连，PMlI的栅端输出信号X1-，并与匪15的栅端、PM16的漏端及匪16的源端相连，PMll的漏端与PM12的源端相连，PMl2的栅端与信号bclkl相连，PMl2的衬底与电源相连，PMl2的漏端输出信号DM9，并与匪16的栅端、匪11的源端、PMl3的栅端、PMl7的漏端及匪17的漏端相连，匪11的栅端与信号nclkl相连，匪11的衬底与地相连，匪11的漏端与匪12的源端相连，匪12的栅端输出信号XI+，并与PM13的漏端、PM14的栅端及匪13的源端相连，匪12的漏端及衬底与地相连，PMl3的源端及衬底与电源相连，匪13的栅端输出信号DM10，并与PM15的漏端、匪14的源端、PM18的漏端、NM18的漏端及PM16的栅端相连，NM13的漏端及衬底与地相连，PM14的源端及衬底与电源相连，漏端与PM15的源端相连，PM15的栅端与信号bclk2相连，PM15的衬底与电源相连，匪14的栅端与信号nclk2相连，匪14的漏端与匪15的源端相连，匪15的漏端及衬底与地相连，PM16的源端及衬底与电源相连，匪16的漏端及衬底与地相连，PMl7的源端与输入信号Mll相连，PMl7的栅端与信号nclkl相连，PMl7的衬底与电源相连，匪17的源端与输入信号Mll相连，匪17的栅端与信号bclkl相连，匪17的衬底与地相连，PM18的源端与输入信号M12相连，PM18的栅端与信号nclk2相连，PM18的衬底与电源相连，NM18的源端与输入信号M12相连，匪18的栅端与信号bclk2，匪18的衬底与地相连。
[0044]如图6所示为本发明触发器电路结构的第一 C单元模块的电路结构，包括PM19、PM20、NM19、NM20共4个MOS管，其中，PM19的源端及衬底与电源相连，栅端与Xl+信号相连，漏端与PM20的源端相连，PM20的衬底与电源相连，栅端与Xl-信号相连，漏端与输出Ql信号及匪19的源端相连，匪19的栅端与Xl-信号相连，漏端与匪20的源端相连，衬底与地相连，匪20的栅端与Xl+信号相连，衬底及漏端与地相连，其中，第二 C单元模块的电路结构、第三C单元模块的电路结构与第一 C单元模块的电路结构相同。
[0045]如图7所示为本发明触发器电路结构的选举模块电路结构，包括PM21、PM22、PM23、PM24、PM25、PM26、NM21、NM22、NM23、NM24、NM25、NM26 共 12 个 MOS 管及一个反相器，其中，PM21的衬底与源端与电源相连，栅端与信号Q2相连，漏端与PM22的源端相连，PM22的栅端与信号Ql相连，衬底与电源相连，漏端与信号DM8及匪21的源端相连，NM21的栅端与信号Ql相连，衬底与地相连，漏端与匪22的源端相连，NM22的栅端与信号Q2相连，衬底及漏端与地相连，PM23的源端及衬底与电源相连，栅端与信号Q3相连，漏端与PM24的源端相连，PM24的栅端与信号Q2相连，衬底与电源相连，漏端与信号DMll及匪23的源端相连，匪23的栅端与信号Q2相连，衬底与地相连，漏端与匪24的源端相连，匪24的栅端与信号Q3相连，衬底及漏端与地相连，PM25的源端与衬底与电源相连，栅端与信号Ql相连，漏端与PM26的源端相连，PM26的栅端与信号Q3相连，衬底与电源相连，漏端与信号DMll及匪25的源端相连，匪25的栅端与信号Q3相连，衬底与地相连，漏端与匪26的源端相连，匪26的栅端与Ql相连，衬底与漏端与地相连，DMll信号经过反相器输出信号Q。
[0046]本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
【主权项】
1.一种基于DICE和TMR的抗辐射触发器电路，其特征在于包括:时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一 C单元模块、第二 C单元模块、第三C单元模块和选举模块，其中: 时钟生成模块，产生时钟信号nclkl和bclkl送至第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，产生时钟信号nclk2和bclk2送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块，产生时钟信号nclk3和bclk3送至第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块； 数据滤波模块，产生两路数据信号Dl和D2分别送至第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块； 第一主DICE加固模块，根据nclkl、bclkl、nclk2、bclk2、Dl和D2产生两路信号Mll和M12，送至第一从DICE加固模块；第二主DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、Dl和D2产生两路信号M21和M22，送至第二从DICE加固模块；第三主DICE加固模块，根据nclk3、bclk3、nclkl、bclkl、Dl和D2产生两路信号M31和M32，送至第三从DICE加固模块； 第一从DICE加固模块，根据nclkl、bclkl、nclk2、bclk2、Mll和M12产生两路信号Xl+和X1-，送至第一 C单元模块；第二从DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、M21和M22产生两路信号X2+和X2-，送至第二 C单元模块；第三从DICE加固模块，根据nclk3、bclk3、nclkl、bclkl、M31和M32产生两路信号X3+和X3-，送至第三C单元模块； 第一 C单元模块，根据Xl+和Xl-产生Ql信号，送至选举模块；第二 C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块； 选举模块，根据Ql、Q2和Q3信号，产生最终输出的Q信号。2.根据权利要求1所述的基于DICE和TMR的抗辐射触发器电路