管的源端相连，第十二 NMOS管的漏端及衬底与地相连，第十三PMOS管的源端及衬底与电源相连，第十三NMOS管的栅端输出信号DM10，并与第十五PMOS管的漏端、第十四NMOS管的源端、第十八PMOS管的漏端、第十八NMOS管的漏端及第十六PMOS管的栅端相连，第十三NMOS管的漏端及衬底与地相连，第十四PMOS管的源端及衬底与电源相连，漏端与第十五PMOS管的源端相连，第十五PMOS管的栅端与信号bclk(k+l (当k〈3时)或k-2(当k>2时))相连，第十五PMOS管的衬底与电源相连，第十四NMOS管的栅端与信号nclk(k+l (当k〈3时)或k-2(当k>2时))相连，第十四NMOS管的漏端与第十五NMOS管的源端相连，第十五NMOS管的漏端及衬底与地相连，第十六PMOS管的源端及衬底与电源相连，第十六NMOS管的漏端及衬底与地相连，第十七PMOS管的源端与输入信号MKl相连，第十七PMOS管的栅端与信号nclk K相连，第十七PMOS管的衬底与电源相连，第十七NMOS管的源端与输入信号MKl相连，第十七NMOS管的栅端与信号bclk K相连，第十七NMOS管的衬底与地相连，第十八PMOS管的源端与输入信号MK2相连，第十八PMOS管的栅端与信号nclk(k+l (当k〈3时)或k-2(当k>2时))相连，第十八PMOS管的衬底与电源相连，第十八NMOS管的源端与输入信号MK2相连，第十八NMOS管的栅端与信号bclk (k+Ι (当k〈3时)或k-2(当k>2时))相连，第十八NMOS管的衬底与地相连，其中，K =一，二，三，当K =一时，k = 1，当 K = 二时，k = 2，当 K =三时，k = 3 ；
[0018]第一 C单元模块，根据Xl+和Xl-产生Ql信号，送至选举模块；
[0019]第二 C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；
[0020]第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块；所述的第K C单元模块包括第十九PMOS管、第二十PMOS管、第十九NMOS管、第二十NMOS管；第十九PMOS管的源端及衬底与电源相连，栅端与信号Xk+信号相连，漏端与第二十PMOS管的源端相连，第二十PMOS管的衬底与电源相连，栅端与信号Xk-相连，漏端输出信号Qk，并与第十九NMOS管的源端相连，第十九NMOS管的栅端与Xk-信号相连，漏端与第二十NMOS管的源端相连，衬底与地相连，第二十NMOS管的栅端与Xk+信号相连，衬底及漏端与地相连，其中，K = 一，二，三，当 K =一时，k = 1，当 K = 二时，k = 2，当 K =三时，k = 3 ；
[0021]选举模块，包括第二^^一 PMOS管、第二十二 PMOS管、第二十三PMOS管、第二十四PMOS管、第二十五PMOS管、第二十六PMOS管、第二 ^^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管、第二十六NMOS管和第四反相器；第二^^一PMOS管的衬底与源端与电源相连，栅端与信号Q2相连，漏端与第二十二 PMOS管的源端相连，第二十二 PMOS管的栅端与信号Ql相连，衬底与电源相连，漏端输出信号DM11，并与第二^^一 NMOS管的源端相连，第二^^一 NMOS管的栅端与信号Ql相连，衬底与地相连，漏端与第二十二 NMOS管的源端相连，第二十二 NMOS管的栅端与信号Q2相连，衬底及漏端与地相连，第二十三PMOS管的源端及衬底与电源相连，栅端与信号Q3相连，漏端与第二十四PMOS管的源端相连，第二十四PMOS管的栅端与信号Q2相连，衬底与电源相连，漏端与信号DMll及第二十三NMOS管的源端相连，第二十三NMOS管的栅端与信号Q2相连，衬底与地相连，漏端与第二十四NMOS管的源端相连，第二十四NMOS管的栅端与信号Q3相连，衬底及漏端与地相连，第二十五PMOS管的源端与衬底与电源相连，栅端与信号Ql相连，漏端与第二十六PMOS管的源端相连，第二十六PMOS管的栅端与信号Q3相连，衬底与电源相连，漏端与信号DMll及第二十五NMOS管的源端相连，第二十五NMOS管的栅端与信号Q3相连，衬底与地相连，漏端与第二十六NMOS管的源端相连，第二十六NMOS管的栅端与Ql相连，衬底与漏端与地相连，第四反相器与信号DMll相连，输出信号Q。
[0022]本发明与现有技术相比的优点在于:
[0023](I)本发明触发器采用TMD和DICE结构混合的电路结构，与现有的的TMR或DICE结构的触发器相比技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。本发明的临界电荷量是纯TMR结构的5.37倍，是纯DICE结构的
1.26 倍。
[0024](2)本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的抗单粒子翻转(SEU)和单粒子脉冲(SET)的能力，综合SET脉宽和SEU临界电荷，是抗辐射能力最强的电路结构。
[0025](3)本发明通过在输入端采用数据滤波模块输出端采用C单元模块，实现了对各关键输入输出节点的单粒子脉冲的抑制能力，可以过滤掉10ns以下的瞬时脉冲。
【附图说明】
[0026]图1为本发明基于DICE+TMR的抗辐射触发器电路示意图；
[0027]图2为本发明基于DICE+TMR的抗辐射触发器电路中时钟生成模块的电路结构图；
[0028]图3为本发明基于DICE+TMR的抗辐射触发器电路中数据滤波模块的电路结构图；
[0029]图4为本发明基于DICE+TMR的抗辐射触发器电路中第一主DICE加固模块的电路结构图；
[0030]图5为本发明基于DICE+TMR的抗辐射触发器电路中第一从DICE加固模块的电路结构图；
[0031]图6为本发明基于DICE+TMR的抗辐射触发器电路中第一C单元模块的电路结构图；
[0032]图7为本发明基于DICE+TMR的抗辐射触发器电路中选举模块的电路结构图。
【具体实施方式】
[0033]本发明针对传统的纯DICE结构触发器和纯TMR结构触发器不能兼顾敏感节点的单粒子免疫能力和对瞬时脉冲(SET)的影响消除能力的缺点，提出一种基于混合的DICE+TMR的抗辐射触发器电路结构，有效地利提升了触发器的抗辐射能力。
[0034]下面结合附图和具体电路结构设计对本发明作进一步详细的描述:如图1所示，本发明基于DICE+TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一 C单元模块、第二 C单元模块、第三C单元模块和选举模块；其中，时钟生成模块，产生时钟信号nclkl和bclkl送至第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，产生时钟信号nclk2和bclk2送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块，产生时钟信号nclk3和bclk3送至第二主DICE加固模块、第二从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块；
[0035]数据滤波模块，产生数据信号Dl和D2分别送至第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块；
[0036]第一主DICE加固模块，根据nclkl、bclkl、nclk2、bclk2、Dl和D2产生两路信号Mll和M12，送至第一从DICE加固模块；第二主DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、Dl和D2产生两路信号M21和M22，送至第二从DICE加固模块；第三主DICE加固模块，根据nclk3、bclk3、nclkl、bclkl、Dl和D2产生两路信号M31和M32，送至第三从DICE加固模块；
[0037]第一从DICE 加固模块，根据 nclkl、bclkl、nclk2、bclk2、Mil 和 M12 产生两路信号Xl+和X1-，送至第一 C单元模块；第二从DICE加固模块，根据nclk2、bclk2、nclk3、bclk3、M21和M22产生两路信号X2+和X2-，送至第二 C单元模块；第三从DICE加固模块，根据nclk3、bclk3、nclkl、bclkl、M31和M32产生两路信号X3+和X3-，送至第三C单元模块；
[0038]第一 C单元模块，根据Xl+和Xl-产生Ql信号，送至选举模块；第二 C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块；
[0039]选举模块，根据Ql、Q2和Q3信号，产生最终输出的Q信号。
[0040]如图2所示为本发明触发器电路结构的时钟生成模块的电路结构，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器。第一条第一级反相器接收外界输入的CK信号，输出信号nclkl送至第一条第二级反相器、第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块，第一条第二级反相器根据nclkl输出bclkl信号，送至第一主DICE加固模块、第一从DICE加固模块、第三主DICE加固模块及第三从DICE加固模块。第二条第一级反相器接收外界输入的CK信号，输出信号ckl送至第二条第二级反相器，第二条第二级反相器根据ckl输出ck2送至第二条第三级反相器，第二条第三级反相器根据Ck2输出nclk2送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块，第二条第四级反相器根据nclk2输出bclk2信号，送至第一主DICE加固模块、第一从DICE加固模块、第二主DICE加固模块及第二从DICE加固模块。第三条第一级反相