自动控制噪声的i/o接口驱动电路的制作方法
【技术领域】
[0001]本发明涉及IC设计技术领域，尤其是一种自动控制噪声的I/O接口驱动电路。
【背景技术】
[0002]在大规模数字集成电路设计中，由于先进的外设如SRAM等对芯片输出信号的高速要求，芯片的I/O接口输出信号需要实现快速的翻转。简单的大驱动能力I/O接口虽可满足输出信号的高速变化，但会造成输出信号出现过多高频噪声，并产生其他不利的影响。如电源线和地线上感应出的抖动(Bounce)，导致信号到达稳定状态的时延增加，甚至出现错误信息；输出信号之间的出现串扰(Crosstalk)会引起错误触发和正确信号被屏蔽等现象。这些噪声和干扰的产生原因，往往都是由于I/O接口输出驱动部分的大尺寸MOS管电路驱动能力过强且缺乏有效控制，造成了 I/O接口驱动电路上的输出信号电压值产生较大的突变，甚至电压过冲(overshoot)和电平抖动的现象，这些现象会使得应用于诸如无线通讯设备(PDA等)的IC芯片无法满足系统对其输出信号的电压幅度和精度及噪声限制的要求。
[0003]要在保证1/0接口的输出能够实现高速翻转的前提下，减少输出信号噪声和对电源的噪声及高频分量对系统的影响，就必须对1/0接口的输出信号进行包括电平变化速率(slew rate)、电压过冲和电平抖动等方面的控制。在普通的1/0接口电路结构中，只是简单地实现了电平的高速变化，其虽具有一定的噪声抑制功能，但其实现方式仅仅依靠对输出驱动电路驱动能力、即MOS管尺寸的调整，在连接不同的输出负载时，其对电压过冲等方面的控制能力差异较大，不能让设计者满意。
[0004]图1是现有技术中1/0接口输入输出信号的仿真波形图，其中，纵坐标为1/0接口的输入电压/输出电压，用V表不，横坐标为时间，用t表不，103为输入波形，104为输出波形。由图1可见，1/0接口的输出信号在电平翻转过程中会出现远高于3.3V或远低于OV低电平的电压过冲情况，且在翻转末期存在相当多的高频谐波分量，从而引发恶劣的噪声影响；翻转完成以后，输出信号电平依旧存在抖动情况，甚至会出现低于标准的高电平信号(Voh)或高于标准的低电平信号(Vol)，从而会引起对外设控制的误操作。
【发明内容】
[0005]本发明的目的在于提供一种自动控制噪声的1/0接口驱动电路，已解决现有技术中1/0接口电路对噪声抑制能力不足的问题。
[0006]为了达到上述目的，本发明提供了一种自动控制噪声的1/0接口驱动电路，包括:N型晶体管输出驱动电路和P型晶体管输出驱动电路，所述N型晶体管输出驱动电路和所述P型晶体管驱动电路均和I/o接口的输出端连接；
[0007]所述N型晶体管输出驱动电路包括:第一 N型晶体管、第二 N型晶体管、第三N型晶体管和第四N型晶体管；
[0008]所述第一 N型晶体管的栅极与1/0接口的输入端连接，所述第一 N型晶体管的衬底与所述第二 N型晶体管的衬底连接于一第一节点，所述第一 N型晶体管的源极与所述第一节点连接；
[0009]所述第二 N型晶体管的源极和所述第一 N型晶体管的漏极连接，所述第二 N型晶体管的漏极与所述I/O接口的输出端连接，所述第二 N型晶体管的栅极通过一第一时延电路与一第一或非门的输出端连接，所述I/O接口的输入端和输出端分别与所述第一或非门的两个输入端连接；
[0010]所述第三N型晶体管的栅极与第一 N型晶体管的栅极连接于一第二节点，所述第二节点与所述I/o接口的输入端连接，所述第三N型晶体管的衬底和所述第四N型晶体管的衬底连接于一第三节点，所述第三N型晶体管的源极与所述第三节点连接，所述第三节点和所述第一节点连接于一第四节点，所述第四节点接地；
[0011]所述第四N型晶体管的源极与所述第三N型晶体管的漏极连接，所述第四N型晶体管的漏极与所述I/O接口的输出端连接，所述第四N型晶体管的栅极与一第一与非门的输出端连接，所述第一或非门的输出端和所述第四节点分别与所述第一与非门的两个输入端连接；
[0012]所述P型晶体管输出驱动电路包括:第一 P型晶体管、第二 P型晶体管、第三P型晶体管和第四P型晶体管；
[0013]所述第一 P型晶体管的栅极与所述I/O接口的输入端连接，所述第一 P型晶体管的衬底与所述第二 P型晶体管的衬底连接于一第五节点，所述第一 P型晶体管的源极与所述第五节点连接；
[0014]所述第二 P型晶体管的源极与所述第一 P型晶体管的漏极连接，所述第二 P型晶体管的漏极与所述第二 N型晶体管的漏极连接，并与所述I/O接口的输出端连接，所述第二P型晶体管的栅极通过一第二时延电路与一第二与非门的输出端连接，所述I/o接口的输入端和输出端分别与所述第二与非门的两个输入端连接；
[0015]所述第三P型晶体管的栅极与所述第一 P型晶体管连接于一第六节点，所述第六节点与所述I/o接口的输入端连接，所述第三P型晶体管的衬底和所述第四P型晶体管的衬底连接于一第七节点，所述第三P型晶体管的源极与所述第七节点连接，所述第七节点和所述第五节点连接于一第八节点，所述第八节点接地；
[0016]所述第四P型晶体管的源极和所述第三P型晶体管的漏极连接，所述第四P型晶体管的漏极与所述第四N型晶体管的漏极连接，并与所述I/O接口的输出端连接，所述第四P型晶体管的栅极与一第二或非门的输出端连接，所述第二与非门的输出端和所述第八节点分别与所述第二或非门的两个输入端连接。
[0017]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述自动控制噪声的I/O接口驱动电路还包括一第一反相器，所述第一或非门的输出端经过所述第一时延电路后与所述第一反相器的输入端连接，所述第一反相器的输出端与所述第二 N型晶体管的栅极连接。
[0018]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述自动控制噪声的I/O接口驱动电路还包括一第二反相器，所述I/O接口的输入端与所述第二反相器的输入端连接，所述第二反相器的输出端与所述第二节点连接。
[0019]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述自动控制噪声的I/O接口驱动电路还包括一第三反相器，所述第二与非门的输出端经过所述第二时延电路后与所述第三反相器的输入端连接，所述第三反相器的输出端与所述第二 P型晶体管的栅极连接。
[0020]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述自动控制噪声的I/O接口驱动电路还包括一第四反相器，所述I/o接口的输入端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述第六节点连接。
[0021 ] 优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述第一 N型晶体管和所述第二 N型晶体管的宽长比大于所述第三N型晶体管和所述第四N型晶体管的宽长比。
[0022]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述第一 N型晶体管的宽长比和所述第二 N型晶体管的宽长比相等，所述第三N型晶体管的宽长比和所述第四N型晶体管的宽长比相等。
[0023]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述第一 P型晶体管和所述第二P型晶体管的宽长比大于所述第三P型晶体管和所述第四P型晶体管的宽长比。
[0024]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述第一P型晶体管的宽长比和所述第二 P型晶体管的宽长比相等，所述第三P型晶体管的宽长比和所述第四P型晶体管的宽长比相等。
[0025]优选的，在上述的自动控制噪声的I/O接口驱动电路中，所述自动控制噪声的I/O接口驱动电路还包