P型晶体管P2的源极连接，所述第一 P型晶体管Pl的栅极与所述第三P型晶体管P3的栅极连接于一第六节点M，所述第六节点M通过一第四反相器G7与所述I/O接口的输入端107连接，使得所述第一 P型晶体管Pl和所述第三P型晶体管P3具有相同的控制信号，且所述第一 P型晶体管Pl和所述第三P型晶体管P3的开关状况与所述I/O接口的输入信号基本保持同步。进一步的，所述第六节点M和所述第四反相器G7的输出端连接，所述第四反相器G7的输入端与所述I/O接口的输入端107连接。
[0042]所述第二 P型晶体管P2的漏极与所述I/O接口的输出端108连接，所述第二 P型晶体管P2的栅极与一第三反相器G6的输出端，所述第三反相器G6的输入端通过一第二时延电路102与一第二与非门G5的输出端连接，所述I/O接口的输入端107和输出端分别与所述第二与非门G5的两个输入端连接。也就是说，所述I/O接口的输出信号反馈到所述第二与非门G5的输入端，与所述I/O接口的输入信号共同经过所述第二与非门G5后，再经过所述第二时延电路102后作为所述第二 N型晶体管N2的控制信号。
[0043]所述第三P型晶体管P3的栅极与第一 P型晶体管Pl的栅极连接于一第六节点M，所述第六节点M通过所述第四反相器G7与所述I/O接口的输入端107连接，所述第三P型晶体管P3和所述第一 P型晶体管Pl的控制信号同步。所述第三P型晶体管P3和所述第四P型晶体管P4串联，具体的，所述第三P型晶体管P3的衬底和所述第四P型晶体管P4的衬底连接于一第七节点S，所述第三P型晶体管P3的源极与所述第七节点S连接，所述第三P型晶体管P3的漏极与所述第四P型晶体管P4的源极连接，所述第七节点S和所述第五节点L连接于一第八节点U，所述第八节点U通过一第二电阻R2接地，所述第二电阻R2减小所述I/O接口的输出电压在从低电平到高电平的翻转过程中所产生的过冲。
[0044]所述第四P型晶体管P4的漏极与所述I/O接口的输出端108连接，所述第四P型晶体管P4的栅极与一第二或非门G8的输出端连接，所述第二或非门G8的输出端和所述第八节点U分别与所述第二或非门G8的两个输入端连接
[0045]也就是说，大尺寸的所述第一 P型晶体管Pl和所述第二 P型晶体管P2串联组成一 P型晶体管的第一级输出驱动电路，小尺寸的所述第三P型晶体管P3和所述第四P型晶体管P4串联组成一 P型晶体管的第二级输出驱动电路，两套尺寸不同而导致驱动能力有所差异的串联的P型晶体管构成的P型晶体管输出驱动电路，利用大驱动能力的所述第一P型晶体管Pl和所述第二 P型晶体管P2实现了电平的高速翻转，并且通过将所述I/O接口输出端的信号反馈到所述第二 P型晶体管P2和所述第四P型晶体管P4的栅极，作为所述第二 P型晶体管P2和所述第四P型晶体管P4的控制信号，从而实现了所述I/O接口的输出电平在从低电平到高电平翻转的初期，所述P型晶体管输出驱动电路的快速导通和闭合，以及所述输出电平在从低电平到高电平翻转末期信号的平滑化。
[0046]进一步的，所述第三反相器G6和所述第四反相器G7可以提高所述P型晶体管输出驱动电路的驱动能力，防止所述第一 P型晶体管Pl和所述第二 P型晶体管P2的开关延时过长。
[0047]具体的工作原理如下:
[0048]当所述I/O接口的输入信号和输出信号均稳定在高电平时，其输出端的工作状态取决于所述N型晶体管输出驱动电路的运作。此时，所述第二 N型晶体管N2和所述第四N型晶体管N4均始终处于导通状态。当所述I/O接口的输入信号由高电平转换为低电平时，所述第一 N型晶体管NI和所述第三N型晶体管N3打开，并且均与地端导通，使得所述I/O接口的输出电平翻转初期所述N型晶体管输出驱动电路的快速导通、上电，从而使得所述I/o接口的输出电平能够高速的向低电平转换。
[0049]由于所述I/O接口的输出信号相对于其输入信号有一点的延迟，在所述I/O接口的输入信号由高电平转换为低电平初期的一端时期内，所述I/O接口的输出信号仍然保持为高电平，即使得所述第一或非门Gl的两个输入信号分别为一个高电平和一个低电平，导致所述第一或非门Gl的输出信号仍然为低电平，可以消除地端的感应抖动，使所述第四N型晶体管N4保持稳定。
[0050]与此同时，随着所述I/O接口的输出电平的下降，所述第一或非门Gl的输出信号经过所述第一反相器G2反相后将会低于所述第二 N型晶体管N2的阈值电压，但由于所述第一时延电路101的设置，所述第二 N型晶体管N2仍将保持一段时间的导通状态，从而继续驱动所述I/O接口的输出电平向低电平变化。当所述I/O接口的输出电压继续下降一定的时间后，所述第一反相器G2的输出电压将低于所述第二 N型晶体管N2的阈值电压，因此所述第二 N型晶体管N2关闭，所述第一 N型晶体管NI和所述第二 N型晶体管N2的串联停止对所述I/O接口的输出信号的影响，所述N型晶体管输出驱动电路的驱动能力下降，所述I/O接口的输出电平的继续变化将只受到所述第三N型晶体管N3和所述第四N型晶体管N4的串联的影响。由于所述第三N型晶体管N3和所述第四N型晶体管N4的宽长比小于所述第一 N型晶体管NI和所述第二 N型晶体管N2的宽长比，所述第三N型晶体管N3和所述第四N型晶体管N4的串联对所述I/O接口的输出电平的驱动能力小于所述第一 N型晶体管NI和所述第二 N型晶体管N2的串联，使得所述I/O接口的输出电平的转换速度放缓，从而实现了通过所述I/o接口的输出信号的反馈实现噪声的自动控制，避免了所述I/O接口的输出电压变化过冲的现象，且使得所述I/o接口的输出信号在从高电平到低电平的翻转末期的波形平滑化，如图3所示，105为输入波形，106为输出波形。
[0051]当所述I/O接口的输入信号和输出信号均稳定在低电平时，所述I/O接口的输出端108的工作状态取决于所述P型晶体管输出驱动电路的运作。此时，所述第二 P型晶体管P2和所述第四P型晶体管P4始终处于导通状态。当所述I/O接口的输入信号由低电平转换为高电平时，所述第一 P型晶体管Pl和所述第三P型晶体管P3立即打开，并与电源端导通，使得在所述I/O接口的输出电平从低电平向高电平的翻转初期所述P型晶体管输出驱动电路的快速导通、上电，从而使得所述I/O接口的输出电平能够高速的向高电平转换。
[0052]由于所述I/O接口的输出信号相对于其输入信号有一点的延迟，在所述I/O接口的输入信号由低电平转换为高电平初期的一端时期内，所述I/O接口的输出信号仍然为低电平，即，使得所述第二与非门G5的两个输入信号分别为一个高电平和一个低电平，导致所述第二与非门G5的输出信号仍然为高电平，从而可以消除电源端的感应抖动，且使所述第四P型晶体管P4保证稳定。
[0053]与此同时，随着所述I/O接口的输出电压的上升，所述第二与非门G5的输出信号经过所述第三反相器G6反相后将会高于所述第二 P型晶体管P2的阈值电压，但由于所述第二时延电路102的设置，所述第二 P型晶体管P2仍将维持一段时间的导体状态，从而继续驱动所述I/O接口的输出电平向高电平变化。当所述I/O接口的输出电压继续上升一定的时间后，所述第三反相器G6的输出电压将高于所述第二 P型晶体管P2的阈值电压，因此，所述第二 P型晶体管P2关闭，所述第一 P型晶体管Pl和所述第二 P型晶体管P2的串联停止对所述I/O接口的输出信号的影响，所述P型晶体管输出驱动电路的驱动能力下降。所述I/O接口的输出电平的继续变化将只受到所述第三P型晶体管P3和所述第四P型晶体管P4的串联的影响。由于所述第三P型晶体管P3和所述第四P型晶体管P4的宽长比小于所述第一 P型晶体管Pl和所