L电路供给时钟CK。控制时钟发生部14通过由晶体管Tpl5、Tnl5形成的变换器和由晶体管Τρ16、Τη16形成的变换器构成。在电源端子与基准电位点之间串联连接着PMOS晶体管Τρ15的源极一漏极路径及NMOS晶体管Τη15的漏极一源极路径，此外，在电源端子与基准电位点之间串联连接着PMOS晶体管Τρ16的源极一漏极路径及NMOS晶体管Tnl6的漏极一源极路径。对于晶体管Τρ15、Τη15的栅极供给时钟CK,由晶体管Τρ15、Τη15形成的变换器使时钟CK反转并输出反转时钟/cp。该反转时钟/cp被向晶体管Tpl6、Τη16的栅极供给，由晶体管Τρ16、Τη16形成的变换器使反转时钟/cp反转并输出时钟cp。
[0036]晶体管Tp2在时钟cp为L电平下为导通，在H电平下为断开。此外，晶体管Tnl在反转时钟/cp为H电平下为导通，在L电平下为断开。因而，由晶体管Tpl、Tp2、Tnl、Tn2形成的变换器INGl仅在时钟cp的L电平期间中使数据输入D反转并从晶体管Tp2、Tnl的共同漏极输出。
[0037]晶体管Τρ3、Τη3相当于图7的变换器INV1。在电源端子与基准电位点之间，直接连接着PMOS晶体管Τρ3的源极一漏极路径和NMOS晶体管Τη3的漏极一源极路径，对于晶体管Τρ3、Τη3的栅极赋予晶体管Tp2、Tnl的共同漏极的输出。晶体管Τρ3、Τη3使输入到栅极的信号反转，向晶体管Τρ4、Τη5的栅极供给。
[0038]在电源端子与基准电位点之间，串联连接着PMOS晶体管Τρ4的源极一漏极路径，PMOS晶体管Τρ5的源极一漏极路径、NMOS晶体管Τη4的漏极一源极路径、NMOS晶体管Τη5的漏极一源极路径、，晶体管Τρ4、Τρ5、Τη4、Τη5构成图7的变换器ING2。对于晶体管Τρ5的栅极供给反转时钟/cp,对于晶体管Tn4的栅极供给时钟cp,晶体管Tp5在反转时钟/cp为L电平下为导通，在H电平下为断开。此外，晶体管Tn4在时钟cp为H电平下为导通，在L电平下为断开。因而，由晶体管Τρ4、Τρ5、Τη4、Τη5形成的变换器ING2仅在时钟cp的H电平期间中使晶体管Tp3、Tn3的共同漏极的输出反转并向晶体管Τρ3、Τη3的栅极输出。
[0039]副锁存器12内的晶体管Τρ6、Τρ7、Τη6、Τη7构成图7的变换器ING3。在电源端子与基准电位点之间，串联连接着PMOS晶体管Τρ6的源极一漏极路径、PMOS晶体管Τρ7的源极一漏极路径、NMOS晶体管Τη6的漏极一源极路径、NMOS晶体管Τη7的漏极一源极路径，对于晶体管Τρ6、Τη7的栅极供给晶体管Τρ3、Τη3的共同漏极的输出。
[0040]对于晶体管Τρ7的栅极供给反转时钟/cp,对于晶体管Tn6的栅极供给时钟cp,晶体管Tp7在反转时钟/cp为L电平下为导通,在H电平下为断开。此外，晶体管Tn6在时钟cp为H电平下为导通，在L电平下为断开。因而，由晶体管Τρ6、Τρ7、Τη6、Τη7形成的变换器ING3仅在时钟cp的H电平期间中使晶体管Τρ3、Τη3的共同漏极的输出反转并向晶体管Τρ8、Τη8的栅极输出。
[0041]晶体管Τρ8、Τη8相当于图7的变换器INV2。在电源端子与基准电位点之间，直接连接着PMOS晶体管Τρ8的源极一漏极路径和NMOS晶体管Τη8的漏极一源极路径，对于晶体管Τρ8、Τη8的栅极赋予晶体管Τρ7、Τη6的共同漏极的输出。晶体管Τρ8、Τη8使输入到栅极中的信号反转，向晶体管Tp9、TnlO的栅极供给。
[0042]在电源端子与基准电位点之间，串联连接着PMOS晶体管Τρ9的源极一漏极路径、PMOS晶体管TplO的源极一漏极路径、NMOS晶体管Τη9的漏极一源极路径、NMOS晶体管TnlO的漏极一源极路径，晶体管Τρ9、Τρ10、Τη9、Τη10构成图7的变换器ING4。对于晶体管TplO的栅极供给时钟cp,对于晶体管Tn9的栅极供给反转时钟/cp,晶体管TplO在时钟cp为L电平下为导通，在H电平下为断开。此外，晶体管Tn9在反转时钟/cp为H电平下为导通，在L电平下为断开。因而，由晶体管Tp9、TplO、Tn9、TnlO形成的变换器ING4仅在反转时钟/cp的H电平期间中使晶体管Tp8、Tn8的共同漏极的输出反转并向晶体管Τρ8、Τη8的栅极输出。
[0043]晶体管Tp8、Tn8的共同漏极的输出被供给到构成缓存电路13的晶体管TplUTnll的栅极。缓存电路13通过由晶体管Tp 11、Tn11形成的变换器INV3和由晶体管Tp 12、Tn12形成的变换器INV4构成。在电源端子与基准电位点之间，串联连接着PMOS晶体管Tpll的源极一漏极路径及NMOS晶体管Tnll的漏极一源极路径，此外，在电源端子与基准电位点之间，串联连接着PMOS晶体管Τρ12的源极一漏极路径及NMOS晶体管Τη12的漏极一源极路径。晶体管TplUTnll使供给到栅极的信号反转并向晶体管Τρ12、Τη12的栅极输出。晶体管Τρ12、Τη12使供给到栅极的信号反转并作为数据输出Q输出。
[0044]这样，图8的主锁存器11、副锁存器12及缓存电路13与图7同样地动作，使数据输入D同步于时钟cp，作为数据输出Q输出。
[0045]图9是表示本实施方式的关联技术的时钟生成电路的块图，是利用图7及图8所示的D型触发器20构成的。此外，图1OA?图1OD是表示图9的时钟生成电路的动作的时序图。
[0046]PLL(相位同步环)电路2产生图1OA所示的规定频率的时钟CK并向分频电路3及多路调制器30输出。分频电路3将PLL电路2的输出分频，将分频输出作为数据输入D向D型触发器20提供。另外，在图9中，记载了 D型触发器20配置在分频电路3的后段，但D型触发器20也可以是分频电路的最终段的D型触发器。
[0047]D型触发器20以与基于来自PLL电路2的时钟CK而生成的时钟cp同步的定时，将数据输入D作为数据输出Q向多路调制器30输出。多路调制器30受控制信号S控制，在旁路模式时选择PLL电路2的输出，在分频模式时选择D型触发器20的输出作为数据输出Q输出。例如，控制信号S在旁路模式时是H电平，在分频模式时是L电平。多路调制器30在控制信号S是L电平(逻辑值为“O”)的情况下，选择D型触发器20的输出作为数据输出Q输出，在控制信号S是H电平(逻辑值为“I”)的情况下，选择PLL电路2的输出作为数据输出Q输出。
[0048]图1OB表示1/2分频的情况下的数据输出Q，图1OC表示1/4分频的情况下的数据输出Q。这些数据输出Q通过图8所示的各晶体管的延迟，比来自PLL电路2的时钟CK延迟。
[0049]此外，图1OD表示控制信号S为H电平的情况下的输出，即旁路模式下的输出，来自PLL电路2的时钟CK被以原样的频率从多路调制器30输出。这样，通过多路调制器30的切换，将PLL电路2的输出和分频输出的不同频率的时钟输出。
[0050]但是，图9的时钟生成电路在分频模式时和旁路模式下，来自PLL电路2的时钟CK传输的路线不同，如图1OA?图1OD所示，时钟延时相差由最终段的D型触发器20带来的延迟量。
[0051]另一方面，有关本实施方式的图4的时钟生成电路5，在代替D型触发器20及多路调制器30而采用图1至图3所示的D型触发器I这一点上，与作为关联技术的图9的时钟生成电路不同。最终段的D型触发器I能够进行分频模式及旁路模式下的动作，如后述那样，在分频模式时和旁路模式时能够使时钟延时一致。另外，D型触发器I的分频模式是进行通常的D型触发器动作的模式，即非旁路模式，旁路模式是将输入时钟以相同的逻辑原样输出的模式。
[0052]如图1所示，D型触发器1，在主锁存器111中代替图7的变换器INVl而采用与非门NAND1、在副锁存器112中代替图7的变换器ING4而采用时钟控制的与非门NAND2这一点上，与图7的D型触发器20不同。
[0053]图2A及图2B表示生成对图1中的各部供给的信号的电路，图2A表示生成时钟cp及反转时钟/cp的控制时钟发生部14，图2B表示生成反转控制信号BP条(以下记作反转控制信号/BP)的控制信号发生部15。
[0054]控制时钟发生部14由两段变换器INV14、INV15构成。变换器INV14使输入的时钟CK反转并将反转时钟/cp输出，变换器INV15使变换器INV14的输出反转并将正转的时钟cp输出。因而，时钟cp同步于时钟CK而发生。
[0055]控制信号发生部15由变换器INV6构成。变换器INV6使输入的控制信号BP反转而将反转控制信号/BP输出。另外，控制信号BP是在旁路模式时为H电平、在分频模式(非旁路模式)时为L电平的信号。S卩，控制信号BP是与控制图9的多路调制器30的信号同样的信号，是在对输出时钟的频率的切换进行控制的未图示的控制电路中生成的。
[0056]在图1中，对与非门NANDl的一方输入端赋予变换器INGl的输出，对另一方输入端赋予反