转控制信号/BP。在控制信号BP为L电平、反转控制信号/BP为H电平的情况下，与非门NANDl作为将输入信号反转并输出的变换器发挥功能。此外，与非门NANDl在反转控制信号/BP为L电平的情况下,不论输入信号如何都输出H电平的输出。
[0057]此外，对时钟控制的与非门NAND2的一方输入端赋予变换器INV2的输出，对另一方输入端赋予反转控制信号/BP。在控制信号BP为L电平、反转控制信号/BP为H电平的情况下，时钟控制的与非门NAND2作为基于时钟cp及反转时钟/cp将输入信号反转并输出的时钟控制的变换器发挥功能。此外，时钟控制的与非门NAND2在反转控制信号/BP为L电平的情况下，不论输入信号如何都输出H电平的输出。
[0058]因而，在反转控制信号/BP为H电平的情况下，即在非旁路模式时，图1的D型触发器I为与图7的D型触发器20同样的结构，以时钟cp的定时，将数据输入D作为数据输出Q输出。
[0059]另一方面，在反转控制信号/BP为L电平的情况下，即在旁路模式时，与非门NANDl的输出被固定为H电平。在此情况下，作为变换器INV2的输入端的节点P的电平依存于变换器ING3和时钟控制的与非门NAND2的输出。
[0060]变换器ING3在时钟cp为H电平、反转时钟/cp为L电平的情况下，使H电平的输入反转，使节点P成为L电平。另外，在时钟cp为L电平、反转时钟/cp为H电平的情况下，变换器ING3对节点P的转变不起作用。
[0061]另一方面，时钟控制的与非门NAND2在时钟cp为L电平、反转时钟/cp为H电平的情况下，不论变换器INV2的输出如何，都使节点P成为H电平。另外，在时钟cp为H电平、反转时钟/cp为L电平的情况下，时钟控制的与非门NAND2对节点P的转变不起作用。
[0062]S卩，在反转控制信号/BP为L电平的情况下，节点P在时钟cp为H电平的情况下为L电平、在时钟cp为L电平的情况下为H电平。节点P的电平被变换器INV2反转，经由缓存电路13作为数据输出Q输出。S卩，在反转控制信号/BP为L电平的情况下，将时钟cp以相同的逻辑作为数据输出Q原样输出，等价于将作为PLL电路2的输出的时钟CK旁路而输出。
[0063]参照图3更详细地说明。在图3中，通过构成控制信号发生部15的晶体管Tp25、Τη25构成图2Β的变换器INV6。在电源端子与基准电位点之间串联连接着PMOS晶体管Τρ25的源极一漏极路径及NMOS晶体管Τη25的漏极一源极路径，对于晶体管Τρ25、Τη25的栅极施加控制信号BP。由晶体管Τρ25、Τη25形成的变换器使输入的控制信号BP反转，将反转控制信号/BP输出。
[0064]反转控制信号/BP被向晶体管Tp21、Τη21的栅极供给。通过晶体管Τρ3、Τη3、Τρ21、Τη21构成图1的与非门NANDI。在晶体管Tp3的源极及漏极上分别连接PMOS晶体管Τρ21的源极或漏极。在晶体管Τρ3的漏极与晶体管Τη3的漏极之间连接NMOS晶体管Τη21的漏极一源极路径。在反转控制信号/BP为H电平的情况下，即在非旁路模式时，晶体管Τρ21是断开的，晶体管Τη21是导通的。即，在此情况下，晶体管Τρ3、Τη3、Τρ21、Τη21与图8同样，作为由晶体管Τρ3、Τη3形成的变换器发挥功能。
[0065]另一方面，在反转控制信号/BP为L电平、即旁路模式时，晶体管Τρ21是导通的，晶体管Τη21是断开的。因而，在此情况下，晶体管Τρ21及晶体管Τη21的漏极总为H电平。
[0066]通过晶体管Τρ9、Τρ10、Τη9、Τη10、Τρ22、Τη22构成图1的时钟控制的与非门NAND2。在晶体管Τρ9的源极及漏极上分别连接PMOS晶体管Τρ22的源极或漏极。在晶体管Τη9的源极与晶体管TnlO的漏极之间连接NMOS晶体管Τη22的漏极一源极路径。对于晶体管Τρ22、Τη22的栅极供给反转控制信号/ΒΡ。
[0067]在反转控制信号/BP为H电平的情况下(非旁路模式时)，晶体管Τρ22是断开的，晶体管Τη22是导通的。即，在此情况下，晶体管Tp9、TplO、Τη9、Τρ9、Τρ22、Τη22与图8同样，作为由晶体管Tp9、TplO、Tn9、TplO形成的时钟控制的变换器而发挥功能。
[0068]另一方面，在反转控制信号/BP为L电平、即旁路模式时，晶体管Τρ22是导通的，晶体管Τη22是断开的。因而，不论构成变换器INV2的晶体管Τρ8、Τη8的漏极的电平如何，连接在节点P上的晶体管TplO和晶体管Τη9的漏极的电平都根据晶体管TplO的导通、断开状态来决定是否向H电平侧转变。
[0069]此外，在反转控制信号/BP是L电平的情况下，晶体管Τρ21的漏极总是H电平，在所以由晶体管Τρ6、Τρ7、Τη6、Τη7构成的变换器ING3中，晶体管Τρ6是断开的，晶体管Τη7是导通的。因而，连接在节点P上的晶体管Τρ7和晶体管Τη6的漏极的电平根据晶体管Τη6的导通、断开状态来决定是否向L电平侧转变。
[0070]在时钟cp为H电平、反转时钟/cp为L电平的情况下，晶体管Tn6是导通的，晶体管TplO是断开的。因而，在此情况下，节点P为L电平。相反，在时钟cp为L电平、反转时钟/cp为H电平的情况下，晶体管Tn6是断开的，晶体管TplO是导通的。因而，在此情况下，节点P为H电平。
[0071]节点P的电平通过晶体管Τρ8、Τη8的变换器进行反转，经由缓存电路13被作为数据输出Q输出。即，在时钟cp为H电平的情况下，数据输出Q也为H电平，在时钟cp为L电平的情况下，数据输出Q也为L电平。S卩，不论数据输入D如何，数据输出Q都与时钟cp为相同的逻辑，实现将时钟CK原样以相同的逻辑作为数据输出Q输出的旁路模式。
[0072]图5是表TK第I实施方式的D型触发器I的真值表的图表。另夕卜，图5中，X表不值既可以是O也可以是I。在控制信号BP为逻辑值O的情况下，当前的数据输入D (η)与下个时钟CK的上升(日语:立6上力5 >9 )同步，被作为下个数据输出Q(η+1)输出。
[0073]此外，在控制信号BP为逻辑值I的情况下，不论当前的输入如何，都在时钟CK为逻辑值I的情况下输出逻辑值1，在时钟CK为逻辑值O的情况下输出逻辑值O。S卩，在此情况下，等价于将时钟CK原样传播并输出。
[0074]接着，对分频模式(非旁路模式)时和旁路模式时的延时进行说明。
[0075]主锁存器111保持的时钟经由副锁存器112被输出。因而，时钟延时在副锁存器112的数据输出Q的定时被决定。即，时钟CK的输入端的变化向数据输出Q的输出端传输的期间中的各晶体管的延迟给时钟延时带来影响。
[0076]现在，假设时钟cp上升、从L电平成为H电平。于是，该时钟cp在晶体管Tnl5、Τρ16中传输，被施加到构成副锁存器112的变换器ING3的晶体管Τη6的栅极上。不论是分频模式时还是旁路模式时，由晶体管Τη15、Τρ16带来的延迟都相同。
[0077]变换器ING3的变换器动作时(非旁路模式时)的下降延迟由以时钟cp动作的晶体管Τη6决定。此外，在旁路模式时，在时钟cp的上升时，由晶体管Τη6决定节点P的向L电平侧的转变，所以在分频模式时及旁路模式时的哪种情况下，到节点P的延迟量都相同。从节点P到数据输出Q的输出端为止的时钟的传输路径在分频模式时及旁路模式时是相同的，时钟cp的上升的延时在分频模式时及旁路模式时是相同的。
[0078]此外，假设时钟cp下降而从H电平成为L电平。在此情况下，分频模式时的到节点P为止的延迟量由以时钟cp动作的变换器ING3的晶体管Τη6决定，相对于此，旁路模式时的到节点P为止的延迟量由以时钟cp动作的时钟控制的与非门NAND2的晶体管TplO决定。
[0079]因而，在时钟cp下降而从H电平成为L电平的情况下，在分频模式时和旁路模式时稍稍在延时中发生差异。但是，晶体管TplO的转变时间与晶体管Τη6的转变时间的差很小，相比图8的关联技术中的延时差是极小的值，即使作为延时差为O使用在实用上也没有问题。此外，在利用不同频率的数据输出Q的模组中，利用时钟的上升沿进行定时控制的情况较多，只要分频模式时及旁路模式时的延时在时钟cp的上升中是相同的，在利用不同频率的数据输出Q的模组的定时控制中就不会发生问题。
[0080]图6Α?图6D是表示图4的时钟生成电路的动作的时序图。
[0081]在图4中，PLL电路2产生图6Α所示的规定频率的时钟CK并向分频电路3及D型触发器I输出。分频电路3对PLL电路2的输出进行分频，将分频输出作为数据输入D向D型触发器I提供。另外，在图4中，记载为D型触发器I被配置在分频电路3的后段，但D型触发器I也可以是分频电路3的最终段的D型触发器。
[0082]D型触发器I在控制信号BP为L电平(逻辑值为“O”)的情况下，即在分频模式(非旁路模式)时，以与基于来自