小数分频频率综合器的时钟加抖电路的制作方法
【技术领域】
[0001]本实用新型是应用于小数分频频率综合器中的时钟加抖电路，具体是一种小数分频频率综合器的时钟加抖电路，通过对吞咽计数器的输出时钟加入随机抖动，消除小数分频频率综合器输出时钟频谱上的小数杂散。
【背景技术】
[0002]小数分频频率综合器主要由晶振、鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、双模预分频器、吞咽计数器、三角积分调制器、时钟加抖器、多路选通器、除四分频器和自动频率校准器组成。小数分频频率综合器的优势在于输出频率不必是参考频率的整数倍，避免了整数分频频率综合器因信道限制导致分频比过大而导致的相噪恶化。但因三角积分调制器的输出会有近似周期性的抖动，导致非常严重的小数杂散问题，从而限制了小数分频频率综合器的使用。目前的做法通常是在三角积分调制器的输出引起一个随机性的扰动，使其不再是一个常数，因此小数分频频率综合器的输出频谱上的小数杂散会被平滑。但在实际使用中，效果并不理想，小数分频频率综合器输出相噪会因此受到较大影响。
【发明内容】
[0003]本实用新型在于提出一个新型小数分频频率综合器的时钟加抖电路，目的在于消除小数分频频率综合器的小数杂散，从而最优化小数分频频率综合器的输出时钟相噪。
[0004]本实用新型的技术方案是:
[0005]一种小数分频频率综合器的时钟加抖电路，它包括简明的射频接收机，简明的射频接收机主要由小数分频频率综合器14、低噪声放大器15、混频器16、带通滤波器17、可变增益放大器18、模数转换器19和位于前端的天线20组成；所述小数分频频率综合器14主要由晶振1、鉴频鉴相器2、电荷泵3、环路滤波器4、压控振荡器5、双模预分频器6、吞咽计数器7、三角积分调制器8、时钟加抖器9、多路选通器10、除四分频器11和自动频率校准器12组成，射频信号由天线20接收，经低噪声放大器15放大，与小数分频频率综合器14产生的本地载波在混频器16进行混频，产生的中频信号经过带通滤波器17滤除带外噪声，再由可变增益放大器18放大到适宜功率，模数转换器19便可将模拟的中频信号转换为数字的中频信号送到基带作进一步处理；双模预分频器6和吞咽计数器7在三角积分调制器8的控制下将压控振荡器5的高频输出时钟分频至低频的反馈时钟，鉴频鉴相器2将其与晶振I产生的参考时钟进行比较，用相位与频率差来控制电荷泵3向环路滤波器4注入或抽取相应的电流，环路滤波器的输出电压控制着压控振荡器5的输出时钟频率。
[0006]所述小数分频频率综合器的时钟加抖电路还包括时钟加抖器9，时钟加抖器9包括多路选通器10和除四分频器11。
[0007]所述小数分频频率综合器14广泛应用于无线通信领域的射频收发机21中，为射频收发机21中的混频器16或其它电路提供纯净而稳定的本地载波。
[0008]所述时钟加抖电路13中的时钟加抖器9，将吞咽计数器7的输出时钟DIVOUT，经过多路选通器10的输出时钟HSC驱动的四个D触发器延时，由吞咽计数器7的输出时钟DIVOUT驱动的伪随机序列产生器15生成的伪随机序列控制的四路选通器选择其中一路作为时钟加抖器9的输出时钟FDB。
[0009]本实用新型的目的是通过在传统小数分频频率综合器的基础上加入由时钟加抖器9、多路选通器10和除四分频器11组成的时钟加抖电路13来实现的。多路选通器10从双模预分频器6的输出、除四分频器11的输出、压控振荡器5的输出和逻辑零中选出一路作为时钟加抖器9的高频时钟输入，时钟加抖器9通过输入的高频时钟对吞咽计数器7的输出时钟进行相位变化，从而实现时钟加抖功能。
[0010]本实用新型的有益效果是:
[0011]本实用新型的新型小数分频频率综合器的时钟加抖电路通过对吞咽计数器的输出时钟加入随机抖动，消除小数分频频率综合器输出时钟频谱上的小数杂散。从而最优化小数分频频率综合器的输出时钟相噪。
[0012]本实用新型可以明显消除小数分频频率综合器的小数杂散，消除了使用小数分频频率综合器的限制，使用可以适用于任何频段下的射频收发芯片。
四、【附图说明】
[0013]图1所示的是一个简明的射频接收机框图。
[0014]图2所示的是采用本实用新型的小数分频频率综合器的框图。
[0015]图3所示的是本实用新型中时钟加抖电路的具体电路图。
[0016]图4所示的是本实用新型的时钟加抖电路工作过程的波形图。
五、具体实施方案
[0017]下面结合附图对本实用新型的具体实施方案作进一步的说明。
[0018]图1所示的是一个简明的射频接收机的框图，主要由小数分频频率综合器14、低噪声放大器15、混频器16、带通滤波器17、可变增益放大器18、模数转换器19和位于前端的天线20组成。射频信号由天线20接收，经低噪声放大器15放大，与小数分频频率综合器14产生的本地载波在混频器16进行混频，产生的中频信号经过带通滤波器17滤除带外噪声，再由可变增益放大器18放大到适宜功率，模数转换器19便可将模拟的中频信号转换为数字的中频信号送到基带作进一步处理。
[0019]图2所示的是采用本实用新型的小数分频频率综合器的框架图，本实用新型的时钟加抖电路包含以下三部分:时钟加抖器9、多路选通器10和除四分频器11。多路选通器10从双模预分频器6的输出、除四分频器11的输出、压控振荡器5的输出和逻辑零中选出一路作为时钟加抖器9的高频时钟输入，时钟加抖器9通过输入的高频时钟对吞咽计数器7的输出时钟进行相位变化，从而实现时钟加抖功能。
[0020]图3所示的是本实用新型中的时钟加抖器9的具体电路，主要由四个D触发器在多路选通器10的输出时钟HSC的驱动下，将吞咽计数器7的输出时钟DIVOUT分别延时一个HSC时钟周期，同时伪随机序列产生器15在时钟DIVOUT的驱动下生成一个伪随机序列，控制四路选通器从四个D触发器的输出中选取一个作为时钟加抖器的输出时钟FDB。
[0021]图4所示的是本实用新型中时钟加抖器9工作过程的波形图，分别是多路选通器10的输出HSC、吞咽计数器7的输出DIVOUT、四个D触发器的输出P0、P1、P2、P3和时钟加抖器9的输出FDB。P四个D触发器的输出P0、P1、P2、P3分别是吞咽计数器7的输出DIVOUT延时I个、2个、3个和4个多路选通器10的输出HSC时钟周期。在图4中，在伪随机序列产生器15的控制下，时钟加抖器9的输出FDB的第I个周期选择的是PO、第2个周期选择的是P1，第3个周期选择的是PO。时钟加抖器9的输出FDB与虚线标明的吞咽计数器7的输出DIVOUT的相位差正是本实用新型中时钟加抖电路所产生的伪随机扰动，通过控制多路选通器10来选择输出HSC时钟的频率，能够达到抑制小数分频锁相环的小数杂散的目标。
[0022]本实用新型还可以有其它实施方式，凡采样同等替换或等效变换形成的技术方案，均落在本实用新型所要求保护的范围之内。
【主权项】
1.一种小数分频频率综合器的时钟加抖电路，其特征是它包括简明的射频接收机，简明的射频接收机主要由小数分频频率综合器(14)、低噪声放大器(15)、混频器(16)、带通滤波器(17)、可变增益放大器(18)、模数转换器(19)和位于前端的天线(20)组成；所述小数分频频率综合器(14)主要由晶振(1)、鉴频鉴相器(2)、电荷泵(3)、环路滤波器(4)、压控振荡器(5)、双模预分频器(6)、吞咽计数器(7)、三角积分调制器(8)、时钟加抖器(9)、多路选通器(1 )、除四分频器(11)和自动频率校准器(12 )组成，射频信号由天线(20 )接收，经低噪声放大器(15)放大，与小数分频频率综合器(14)产生的本地载波在混频器(16)进行混频，产生的中频信号经过带通滤波器(17)滤除带外噪声，再由可变增益放大器(18)放大到适宜功率，模数转换器(19)便可将模拟的中频信号转换为数字的中频信号送到基带作进一步处理；双模预分频器(6)和吞咽计数器(7)在三角积分调制器(8)的控制下将压控振荡器(5)的高频输出时钟分频至低频的反馈时钟，鉴频鉴相器(2)将其与晶振(I)产生的参考时钟进行比较，用相位与频率差来控制电荷泵(3)向环路滤波器(4)注入或抽取相应的电流，环路滤波器的输出电压控制着压控振荡器(5)的输出时钟频率。
2.根据权利要求1所述的小数分频频率综合器的时钟加抖电路，其特征是所述小数分频频率综合器(14)广泛应用于无线通信领域的射频收发机(21)中，为射频收发机(21)中的混频器(16)提供纯净而稳定的本地载波。
3.根据权利要求1所述的小数分频频率综合器的时钟加抖电路，其特征是所述时钟加抖电路(13)中的时钟加抖器(9)，将吞咽计数器(7)的输出时钟DIVOUT，经过多路选通器(10)的输出时钟HSC驱动的四个D触发器延时，由吞咽计数器(7)的输出时钟DIVOUT驱动的伪随机序列产生器(15)生成的伪随机序列控制的四路选通器选择其中一路作为时钟加抖器(9)的输出时钟FDB。
【专利摘要】一种小数分频频率综合器的时钟加抖电路，其特征是它包括简明的射频接收机，简明的射频接收机主要由小数分频频率综合器(14)、低噪声放大器(15)、混频器(16)、带通滤波器(17)、可变增益放大器(18)、模数转换器(19)和位于前端的天线(20)组成。本实用新型的新型小数分频频率综合器的时钟加抖电路通过对吞咽计数器的输出时钟加入随机抖动，消除小数分频频率综合器输出时钟频谱上的小数杂散。从而最优化小数分频频率综合器的输出时钟相噪。
【IPC分类】H03L7-08
【公开号】CN204290940
【申请号】CN201420411917
【发明人】徐厚军, 俞志君, 姚英姿
【申请人】江苏星宇芯联电子科技有限公司
【公开日】2015年4月22日
【申请日】2014年7月24日