技术编号:6850470
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及一种制备半导体器件的方法,更具体地,涉及通过使用干法蚀刻技术在W/WN/多晶硅分层薄膜结构上形成图案的技术。背景技术 设计具有更低配线电阻(wiring resistance)和更薄厚度的栅电极,以满足半导体集成电路的更高集成密度和更高性能的需求。至于用于实现更低配线电阻和更小薄膜厚度的栅电极结构,已知的是多晶硅-金属结构,其中在多晶硅-Si(polysilicon多硅晶)层上层叠高熔点金属层。已经开发了具有W/WN/多晶硅/SiO2分层薄膜的多...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。