专利名称：制备具有w/wn/多晶硅分层薄膜的半导体器件的方法
技术领域：
本发明涉及一种制备半导体器件的方法，更具体地，涉及通过使用干法蚀刻技术在W/WN/多晶硅分层薄膜结构上形成图案的技术。
背景技术：
设计具有更低配线电阻(wiring resistance)和更薄厚度的栅电极，以满足半导体集成电路的更高集成密度和更高性能的需求。至于用于实现更低配线电阻和更小薄膜厚度的栅电极结构，已知的是多晶硅-金属结构，其中在多晶硅-Si(polysilicon多硅晶)层上层叠高熔点金属层。已经开发了具有W/WN/多晶硅/SiO2分层薄膜的多晶硅-金属栅电极结构，其中SiO2薄膜用于栅电极结构下面的栅绝缘薄膜，W层用作高熔点金属薄膜，和WN层作为阻挡金属薄膜被夹在W层和多晶硅层之间。
通过下面方法制备具有如图3所示的W/WN/多晶硅/SiO2分层薄膜的栅电极结构在W/WN/多晶硅/SiO2分层薄膜10上形成由绝缘薄膜制成的掩模23，并且通过使用干法蚀刻技术对分层薄膜10形成图案。这种制备栅电极的方法描述于例如日本专利申请出版物2000-40696和2003-78034中。
在上述的专利文献中，使用干法蚀刻技术作为第一步，其中金属层例如W层15和WN层14通过使用包含SF6-的混和气体中产生的等离子体蚀刻。此后，在第二步中，多晶硅层13通过使用包含Cl2和Ar的混和气体中产生的等离子体蚀刻。接着，在第三步中，多晶硅层13的剩余物通过使用包含HBr和O2的混和气体中产生的等离子体蚀刻，同时保持多晶硅层13对SiO2层12的高选择比。
在栅极宽度为110nm的下一代DRAM(动态随机存储器)中，为了提高半导体器件的操作速度而极大降低分层薄膜的厚度，其中例如多晶硅层13的设计厚度为70nm或更少，和由SiO2制成的栅氧化物薄膜的设计厚度为4nm或更少。对于在具有这种栅电极结构的半导体器件中使用上述专利文献描述的制备方法，出现了一个所谓“SiO2层穿透”的问题，其中SiO2层在第二步或第三步中的蚀刻期间由于穿透而破裂。虽然SiO2层穿透问题也描述于上述专利文献中，但是在制备具有上述薄SiO2层12和多晶硅层13的栅电极结构的方法中，难以有效抑制SiO2层的穿透。
发明内容
发明概述考虑到在常规技术中的上面问题，本发明的一个目的是提供一种制备半导体器件的方法，其防止在通过使用干法蚀刻技术形成具有例如W/WN/多晶硅/SiO2分层薄膜的过程中SiO2层的穿透。
本发明提供一种制备半导体器件的方法，该方法包括如下步骤在二氧化硅层上顺序沉积硅(Si)层、氮化钨(WN)层和钨(W)层；在所述的W层上形成掩模图案；通过使用具有高W/WN蚀刻选择比的第一蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的W层；通过使用具有高WN/Si蚀刻选择比的第二蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的WN层和所述的Si层；和通过使用具有高Si/SiO2蚀刻选择比的第三蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的Si层。
根据本发明，在W层和WN层之间的边界附近的硅表面中，由于粗糙图案和精细图案区域导致产生的蚀刻深度差异和得到的在硅表面中的蚀刻表面的不均匀性可以通过下面的方法减少使用在W和WN之间具有高蚀刻选择性的第一蚀刻气体中产生的等离子体选择性蚀刻W层。此外，因为通过使用在WN和Si之间具有高蚀刻选择性的第二蚀刻气体中产生的等离子体，在选择性蚀刻WN层和Si层期间，蚀刻不是突然在WN层的穿透部分中进行，在没有扩大由粗糙图案和精细图案区域产生的蚀刻深度差异和得到的蚀刻表面上的不均匀性的条件下，可以防止二氧化硅层的穿透。
可以将本发明应用于例如形成栅电极和互连图案。在本发明中，Si层典型地为多晶硅层。在这种情况下，Si层与下面的W层和WN层构成在多晶硅-金属分层薄膜结构中的栅电极或互连结构。如果将本发明应用于制备半导体器件，其中Si层的厚度为70nm或更少和二氧化硅层的厚度为4nm或更少，可以得到二氧化硅薄膜穿透的有效抑制。二氧化硅薄膜典型地为SiO2层。
图1A至1F所示为根据本发明第一实施方案制备半导体器件的方法的顺序步骤的剖面图；图2A至2C所示为根据本发明第二实施方案制备半导体器件的方法的顺序步骤的剖面图；图3所示为制备半导体器件的常规方法的制备步骤的剖面图；图4A至4C所示为接着根据图3的常规制备方法的制备步骤的剖面图；图5所示为W/WN蚀刻选择比和N2/(N2+SF6)混和率之间关系的曲线图；图6所示为W/WN蚀刻选择比和在以(CF4+SF6)∶N2＝1∶4比率混和的混和气体中的CF4/(CF4+SF6)混和比之间关系的曲线图；图7所示为WN/多晶硅蚀刻选择比和CF4/(CF4+SF6)混和比之间关系的曲线图；图8A至8C所示为根据本发明的第三实施方案制备半导体器件的方法的顺序步骤的剖面图；图9A所示为从实验-4中得到的光发射强度和被蚀刻层之间关系的曲线图；和图9B所示为从比较例中得到的光发射强度和被蚀刻层之间关系的曲线图。
具体实施例方式
优选实施方案详述在描述本发明的优选实施方案之前，为了更好地理解本发明，描述本发明的原理。根据本发明人的研究，已经发现SiO2薄膜的穿透由于以下描述的步骤而出现。图4A至4C表明当使用由前面所述的专利文献中描述的制备方法蚀刻W/WN/多晶硅/SiO2分层薄膜时，导致SiO2层穿透的顺序步骤中半导体器件的剖面图。如图4A的第一步骤所示，由于具有高图案密度的附图的左边区域(精细图案区域)的蚀刻速度低于具有低图案密度的附图的右边区域(粗糙图案区域)的蚀刻速度，因为精细图案区域的蚀刻深度小于粗糙图案区域的蚀刻深度，产生所谓的“由于图案密度的粗糙区域和精细图案区域导致的蚀刻深度差异”。W层15具有在其中的大晶界21，晶界21的附近与其它区域相比容易蚀刻，因此在W层15的表面上产生大的不均匀性。
在第一步骤中，当蚀刻进行直到WN层14的需要部分被基本完全去除时，如图4B所示，以比其它区域相比更大的量蚀刻掉在先前去除WN层14的多聚硅层13部分。因此，由于粗糙图案和精细图案区域的蚀刻深度差异被扩大，在多聚硅层13的表面上产生大的不均匀性。这是因为由SF6气体蚀刻多聚硅层13的速度高于由SF6气体蚀刻W层15和WN层14的速度。
在第二步骤中，进行蚀刻，同时由于粗糙图案和精细图案区域的蚀刻深度差异及由此产生的不均匀性得以基本上保留，而在多聚硅层13的表面上没有任何变化。因此，如图4C所示，在蚀刻最深的粗糙图案区域中多聚硅层13的凹入部分22中产生SiO2层12的穿透问题。
本发明人已经考虑到，在蚀刻到达SiO2层之前，抑制由于在蚀刻表面上粗糙图案和精细图案区域导致的蚀刻深度差异和不均匀性是必不可少的，以防止SiO2层12的穿透。在完成本发明之前，进行以下将描述的实验-1至-3。在实验-1中，使用SF6和N2混和气体中产生的等离子体蚀刻中，检验在混和气体中的N2浓度和W/WN选择比之间的关系。结果示于图5中。对于N2在0％的含量比，W和WN之间的选择比(W/WN选择比)约为“1”，即基本上没有W/WN蚀刻选择性。通过加入N2，W/WN选择比提高，且当N2的含量比为10％至90％时，得到W/WN选择性的最大值为“3”。当N2的含量比超过90％时，W/WN选择性降低，当N2的含量比为100％时，W/WN选择比降低至基本上为“1”，如图5所示。
在实验-2中，其中将通过以(SF6+CF4)∶N2＝1∶4的比率混和SF6、CF4和N2得到的混和气体中产生的等离子体用作蚀刻气体时，检验CF4/(SF6+CF4)混和比与W/WN选择比之间的关系。结果示于图6中。W/WN选择比通过加入CF4而单调下降，且当CF4为100％时，W/WN选择比降低至“1”。
从实验-1和-2的结果，理解的是通过使用包含SF6和N2而不包含CF4的混和气体中的等离子体可以实现高W/WN选择比。由进一步的论述和实验，已经发现即使通过使用NF3代替SF6，也得到了类似的结果。此外，即使通过使用其它碳氟化合物气体，例如CHF3、CH2F2、CH3F、C2F6、C3F6、C4F6和C4F8代替CF4，也得到类似的结果。因此，结论是，通过使用包含SF6和NF3任何一种和至少N2且不包含碳氟化合物气体的混合气体(第一蚀刻气体)中的等离子体，得到了更高的W/WN选择比。
在实验-3中，其中将CF4和SF6的混和气体中的等离子体用作蚀刻气体，检验混和气体中的CF4浓度和W/多晶硅选择比之间的关系。结果示于图7中。当SF6为100％时，选择比为0.2。但是，选择比随着CF4浓度的提高而提高，且当CF4为100％，选择比为“1”。因此，可以理解的是当使用包含CF4的混和气体中的等离子体时，可以改善WN/多晶硅的选择性。由进一步的论述，即使通过使用其它碳氟化合物气体，例如CHF3、CH2F2、CH3F、C2F6、C3F6、C4F6和C4F8代替CF4，得到类似的结果。因此，结论是，通过使用包含碳氟化合物气体的混和气体(第二蚀刻气体)中的等离子体，得到了高的WN/多晶硅选择比。
本发明人决定在上述的实验-1至-3知识的基础上进行W/WN/多晶硅/SiO2分层薄膜的蚀刻。在第一步骤中，通过使用提供高W/WN选择比的第一蚀刻气体中产生的等离子体蚀刻W层15。由于使用第一蚀刻气体，即使如图4A所示，在第一步骤中的开始阶段存在粗糙区域和精细图案区域导致的蚀刻深度差异和在W层15的表面上的不均匀性时，由于高W/WN选择比，在W/WN边界附近可以停止蚀刻。因此，在第一步骤结束之后，可以减少粗糙区域和精细图案区域导致的蚀刻深度差异和蚀刻表面上的不均匀性，如图8A所示。
在第二步骤中，通过使用提供高WN/多晶硅选择比的第二蚀刻气体中的等离子体蚀刻WN层14和多晶硅层13。在第二步骤中，因为WN层14的厚度小至约10nm，如图8B所示，通过蚀刻WN层14而产生的、由于WN层14的粗糙图案和精细图案区域导致的蚀刻深度差异为10nm或更少。此外，即使当WN层14的粗糙图案区域或凹入部分穿透时，由于高WN/多晶硅选择比，多晶硅层13不会被突然蚀刻。因此，粗糙图案和精细图案区域导致的蚀刻深度差异和蚀刻表面的不均匀性不会扩大。由于粗糙图案和精细图案区域导致的蚀刻深度差异和在多晶硅层13上的蚀刻表面的不均匀性的抑制有效地抑制了SiO2层12的穿透。
为了从第一步骤改变至或转换至第二步骤，需要适当决定在第一步骤中W层15的去除和第二步骤中WN层14蚀刻开始之间的时机(timing)。因此，本发明人进行下面的实验-4，以论述决定转换的时机的技术。
在实验-4中，通过使用SF6和N2的混和气体中的等离子体，从W/WN/多晶硅/SiO2分层薄膜中的W层15蚀刻至多晶硅层13的上面部分。当进行蚀刻时，检验由Si原子引起的发光(Si发光)强度与由W和被蚀刻的蚀刻材料反应产物引起的强度(W发光)之间的关系。虽然Si发光通常具有的波长为251nm、288nm等，但是仅测量波长为288nm的发光。虽然通常W发光在400至600nm的波长下广泛分布，但是仅测量波长为430nm的发光。
结果示于图9A中。在W层15的蚀刻期间，W发光强度不变，且当W层15的蚀刻结束和WN层14的蚀刻开始时，W发光强度突然降低。另一方面，在W层15和WN层14的蚀刻期间，Si发光强度基本上不变，且当WN层14的蚀刻结束和多晶硅层13的蚀刻开始时，Si发光强度突然提高。因此，理解的是通过W发光强度突然下降的时候，可以确定去除W层15和开始蚀刻WN层14的时机。
至于比较例，通过使用不能提供高W/WN选择比的CF4和N2的混和气体中的等离子体的类似实验的结果示于图9B中。在这种情况下，W发光强度在W/WN边界几乎没有变化，且在去除WN层14和开始蚀刻多晶硅层13的时候，W发光强度突然下降。另一方面，在W发光降低的同时，Si发光突然提高。因此，在使用CF4和N2的混和气体中的等离子体的干法蚀刻中，发现可以有效地确定W层15的蚀刻结束。
本发明人基于实验-4的研究结果，决定监测用于检测从第一步骤改变至第二步骤的时候的W发光，和判断当W发光强度突然下降时去除W层15的时机。应当注意的是，在这个实验中，将波长为430nm的W发光用于将第一步骤改为至第二步骤。但是，使用波长在400至600nm范围内的W发光可以得到类似的效果。除了SF6和N2的混和气体中的等离子体外，第一蚀刻气体中的任何等离子体，例如NF3和N2的混和气体中的等离子体，可以提供类似的效果。
现在结合附图更详细地描述本发明的实施方案。图1A至1F所示为根据本发明的第一实施方案制备半导体器件方法的顺序步骤的剖面图。该实施方案是这样的，即将本发明应用于在制备DRAM的过程中形成栅电极结构的方法。
首先，向单晶硅衬底11进行离子注入等，以因此形成来源极/漏极扩散区域(未显示)。然后，在单晶硅衬底11上，相继形成厚度为4nm的栅氧化物薄膜、厚度为70nm的多晶硅薄膜13、厚度为10nm的WN薄膜14、厚度为60nm的W薄膜15、厚度为140nm的SiN薄膜16和厚度为80nm的SiO2薄膜17。接着，在其上形成光刻胶薄膜，通过使用在其上具有栅电极图案的掩模，由光刻技术形成图1A所示的光刻胶图案18。
然后，如图1B所示，通过使用光刻胶图案18作为蚀刻掩模，由干法蚀刻技术，对SiO2薄膜17和SiN薄膜16形成图案。接着，使用O2等离子体的方法和化学清洗方法，去除光刻胶图案18，以形成于图1C中所示的、由包括SiN薄膜16和SiO2薄膜17的分层薄膜制成的绝缘薄膜掩模19。
然后，通过使用UHF-ECR(超高频电子回旋加速器谐振源)等离子体蚀刻系统，由干法蚀刻技术，对W薄膜15、WN薄膜14和多晶硅薄膜13形成图案。
由于第一步骤，如图1D所示，通过使用绝缘薄膜掩模19作为蚀刻掩模，由干法蚀刻技术，对W薄膜15形成图案。在第一步骤中，将通过分别将SF6、N2和Cl2以20sccm、80sccm和100sccm的流速混和而得到的混和气体中的等离子体用作第一蚀刻气体。因为这种混和气体的N2与(N2+SF6)的混和比为20％，因此混和气体具有高的W/WN选择比。将Cl2用来抑制W层15的侧面蚀刻。至于对W层15形成图案，将波长为430nm的W发光的发光强度突然下降的时机判断为去除W层15的时机，因此该方法改为至第二步骤。
在第二步骤中，如图1E所示，使用绝缘薄膜掩模19作为蚀刻掩模，由干法蚀刻技术对WN层14和多晶硅层13形成图案。在第二步骤中，分别将通过分别将CF4、Cl2、N2和O2以30sccm、10sccm、100sccm和30sccm的流速混合而得到的混和气体中的等离子体用作第二蚀刻气体。在这种混和气体中，将CF4用来提高WN/多晶硅选择比，将Cl2用来提高蚀刻速度，将N2用来抑制侧面蚀刻，且将O2用来提高绝缘薄膜掩模19和多晶硅层13之间的选择比。在完全去除多晶硅层13之前，该方法改变至第三步骤。
在第三步骤中，通过使用具有高多晶硅/SO2选择比HBr和O2的混合气体中的等离子体，由蚀刻方法完全去除残余的多晶硅层13。因此，可以形成如图1F所示的栅电极。
根据该实施方案，通过蚀刻W层15同时在第一步骤中使用具有高W/WN选择比的第一蚀刻气体中的等离子体，可以减少由于粗糙图案和精细图案区域导致的蚀刻深度差异和在W/WN边界附近中的蚀刻表面所得到的不均匀性。此外，通过在第二步骤中使用具有高WN/多晶硅选择比的第二蚀刻气体中的等离子体，在蚀刻WN层14和多晶硅层13期间，没有扩大由于粗糙图案和精细图案区域导致的蚀刻深度差异和蚀刻表面的不均匀性，在第三步骤中可以防止在粗糙图案区域中凹入部分的SiO2层的穿透。此外，通过监测W发光，可以适当判断去除W层15的时机。
根据该实施方案，与制备半导体器件的常规技术的时间长度相比，减少了在蚀刻安置在绝缘薄膜掩模19上面部分的SO2层17期间使用碳氟化合物中的等离子体的时间长度。因此，由于提高了对于SO2层17的选择比，可以减少去除SO2层17的量。此外，与制备半导体器件的常规方法相比，由于侧面蚀刻通过第一步骤中使用Cl2而受到了抑制且通过第二步骤中使用N2也受到了抑制，所以改善了形成图案薄膜的侧表面与垂直面成直线的程度。此外，在第二步骤中使用Cl2，因此可以提高第二步骤中的蚀刻速度。还应当注意的是在该实施方案中，在第一步骤中可以使用NF3代替SF6，或在第二步骤中可以使用其它碳氟化合物代替CF4。
图2A至2C所示为根据本发明第二实施方案制备半导体器件的方法的顺序步骤的剖面图。该实施方案是一个其中将本发明应用于日本专利申请出版物2003-68878中所述的制备半导体器件的方法的实例。根据本实施方案制备半导体器件的方法类似于根据第一实施方案制备半导体器件的方法，直到蚀刻WN层14的步骤。即，在第一实施方案的第一步骤中使用的等离子体和蚀刻条件下蚀刻W层15，跟随至图1C中所示的步骤。然后，在第一实施方案中的第二步骤中使用的等离子体和蚀刻条件下蚀刻WN层14。
在蚀刻WN层14之后，在第一实施方案的第二步骤中使用的等离子体和蚀刻条件下，如图2A所示，从多晶硅薄膜13的上表面蚀刻约20nm的多晶硅薄膜13。然后，如图2B所示，在整个表面上沉积厚度为13nm的SiN薄膜20，以用SiN薄膜20覆盖W层15的侧面。接着，通过使用包含CF4的混和气体中的等离子体蚀刻SiN薄膜20。然后，使用包含HBr和O2的混和气体中的等离子体蚀刻多晶硅薄膜13，以因此暴露SiO2层12。因此，如图2C所示，可以得到具有被SiN(16，20)和多晶硅(13)覆盖的含W层(14，15)的栅电极结构。
根据第二实施方案，由于粗糙图案和精细图案区域导致的蚀刻深度差异和多晶硅层13中所得到的蚀刻表面的不均匀性在图2A中所示的阶段小，即使当蚀刻SiN层20和多晶硅层13时，可以减少蚀刻深度差异和得到的在蚀刻表面上的不均匀性。因此，可以防止SiO2层12的穿透。
由于W层15和WN层14被SiN(16，20)和多晶硅(13)覆盖，在蚀刻这些层期间，减少了W及其氧化物对SiO2层12的污染。因此，W及其氧化物没有在Si衬底11上扩散，可以防止泄漏电流的增加。
本发明基于其优选实施方案进行了描述。但是，根据本发明制备半导体器件的方法不限于上述实施方案中的结构或方法，并且在不背离本发明范围下，可以对上述的实施方案作出各种改变和修改。
权利要求
1.一种制备半导体器件的方法，该方法包括如下步骤在二氧化硅层上顺序沉积硅(Si)层、氮化钨(WN)层和钨(W)层；在所述的W层上形成掩模图案；通过使用具有高W/WN蚀刻选择比的第一蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的W层；通过使用具有高WN/Si蚀刻选择比的第二蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的WN层和所述的Si层；和通过使用具有高Si/SiO2蚀刻选择比的第三蚀刻气体中产生的等离子体和使用作为蚀刻掩模的所述掩模图案，选择性蚀刻所述的Si层。
2.根据权利要求1的方法，其中所述的第二气体包括碳氟化合物。
3.根据权利要求1的方法，其中所述的第一蚀刻气体包括SF6和NF3中的至少一种，和N2，而不包括碳氟化合物。
4.根据权利要求3的方法，其中所述的第二气体包括碳氟化合物。
5.根据权利要求4的方法，其中所述的第二蚀刻气体包括选自CHF3、CH2F2、CH3F、C2F6、C3F6、C4F6和C4F8中的至少一种气体。
6.根据权利要求1的方法，其中所述的W层选择性蚀刻步骤是在这样的时候下完成的在所述的蚀刻气体中的所述等离子体的光谱分析中，W的反应产物的波长下的W发光突然下降的时候。
7.根据权利要求1的方法，其中所述的波长为400nm至600nm。
8.根据权利要求1的方法，该方法还包含在所述的W和Si选择性蚀刻步骤和所述的Si选择性蚀刻步骤之间的沉积SiN薄膜以覆盖暴露表面的步骤。
全文摘要
一种制备半导体器件的方法，该方法包括如下步骤在SiO
文档编号H01L21/3065GK1681093SQ200510063890
公开日2005年10月12日 申请日期2005年4月7日 优先权日2004年4月7日
发明者小藤直行 申请人:尔必达存储器股份有限公司