技术编号:6891227
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及。技术背景随着半导体器件的集成度提高,位线与半导体基板的有源区之 间的触头区域减小。这使得不容易实现位线与触头区域之间的接触。 在半导体器件的制造过程中,形成连接插塞触头以稳定地电连接上部图案和下部图案。半导体基板的有源区通过连接插塞触头与位线电连 接。当形成位线时,蚀刻层间绝缘膜并执行位线触头工序以露出连接 插塞触头。如此使得通过位线触头与连接插塞触头的电阻增大并且电流减小,以至于产生读写时间(Time to Write and Read, t...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。