专利名称：半导体器件及制造该半导体器件的方法
技术领域：
本发明涉及半导体器件及制造该半导体器件的方法。
技术背景随着半导体器件的集成度提高，位线与半导体基板的有源区之 间的触头区域减小。这使得不容易实现位线与触头区域之间的接触。 在半导体器件的制造过程中，形成连接插塞触头以稳定地电连接上部图案和下部图案。半导体基板的有源区通过连接插塞触头与位线电连 接。当形成位线时，蚀刻层间绝缘膜并执行位线触头工序以露出连接 插塞触头。如此使得通过位线触头与连接插塞触头的电阻增大并且电流减小，以至于产生读写时间(Time to Write and Read, tWR)失败。在tWR失败中，随着连接插塞触头的电阻增大，存储单元的电容器中存储的数据向位线传送时的电阻增大，从而使得在位线中不能识别到 存储单元中存储的数据。图la至le是示出形成半导体器件的位线触头的传统方法的截 面图。参考图la，在包括器件隔离结构105的半导体基板100上形 成栅极结构125。栅极结构125具有包括栅极绝缘膜(未示出)、栅 极导电图案110、栅极金属图案115和栅极硬掩模图案120的沉积结 构。栅极导电图案U0包括多晶硅层，栅极金属图案115包括硅化钨 层。栅极硬掩模图案120包括氮化物膜。在栅极结构125的侧壁处形 成间隙壁130。间隙壁130包括选自如下群组的一种材料，所述群组 包括氧化物膜、氮化物膜及其组合。参考图lb，在半导体基板100和包括间隙壁130在内的栅极结 构125上形成层间绝缘膜(未示出)，蚀刻连接插塞触头区域以形成 连接插塞触头孔(未示出)。形成多晶硅层(未示出)以填充连接插塞触头孔，并将多晶硅层平坦化以露出栅极硬掩模图案120，从而获得连接插塞触头140。参考图lc，在栅极硬掩模图案120、连接插塞触头140和层间 绝缘膜上形成用于位线触头的绝缘膜145。绝缘膜145包括选自如下 群组的一种材料，所述群组包括高温氧化物(HTO)、四乙氧基硅烷 (TEOS)、未掺杂的硅酸盐玻璃(USG)、硼磷硅玻璃(BPSG)及 其组合。在绝缘膜145上形成限定位线触头区域的光阻图案150。参考图ld，采用光阻图案150作为蚀刻掩模蚀刻绝缘膜145， 以形成露出连接插塞触头140的位线触头孔155。形成位线触头孔155 的蚀刻工序是采用干式蚀刻方法执行的。然后移除光阻图案150。参考图le，在连接插塞触头140和包括位线触头孔155在内的 绝缘膜145上形成阻挡膜160。形成位线170以便采用位线导电层165 填充位线触头孔155。阻挡膜160包括选自如下群组的一种材料，所 述群组包括钛膜、氮化钛膜及其组合。在该传统方法中，形成位线触头和连接插塞触头，从而增大了 两个界面之间的电阻。形成连接插塞触头的附加工序使得制造步骤更 复杂。位线信号要通过位线触头和连接插塞触头，导致电阻增大。结 果，电流减小，以至于产生tWR失败。随着器件的设计规则减小， 有源区与位线之间的重叠裕量减小，从而使得触头区域减小。发明内容本发明的各种实施例涉及半导体器件及制造该半导体器件的方 法。所述方法不包括形成连接有源区与位线触头的连接插塞触头的步 骤；而是包括形成将有源区与位线直接连接的触头的步骤。此外，所 述触头包括金属层以改进用于高速操作的器件。由于设计规则减小， 因此可以改进重叠裕量和器件的电阻特性。根据本发明的一个实施例， 一种制造半导体器件的方法包括 在半导体基板上以及位于所述半导体基板上的栅极上形成阻挡膜；在 所述阻挡膜上形成金属层；选择性地蚀刻所述金属层和所述阻挡膜以 形成所述栅极之间的触头图案；在所述触头图案的侧壁上形成间隙壁；在所述触头图案和所述栅极上形成层间绝缘膜；以及抛光所述层 间绝缘膜以露出所述触头图案。根据本发明的另一个实施例， 一种半导体器件包括栅极，其 设置在半导体基板上；阻挡膜，其设置在所述栅极的侧壁和所述半导 体基板上；触头层，其形成于所述阻挡膜与所述半导体基板之间的界 面处；触头图案，其设置在所述栅极之间的间隙中并且与所述触头层 电连接；以及层间绝缘膜，其设置在所述触头图案之间，所述层间绝 缘膜使所述触头图案彼此电绝缘。本领域技术人员在结合附图和所附权利要求书阅读下面的详细 说明之后可以清楚本发明的其它特征。
为了更全面地理解本发明，要参考下面的详细说明以及附图，其中图la至le是示出制造半导体器件的传统方法的截面图。 图2a至2f是示出根据本发明实施例的制造半导体器件的方法的 截面图。虽然在附图中示出了 (并在下面描述了)本发明的具体实施例， 但是本文所公开的方法和器件可以具有各种形式的实施例，要认识 到，本文所公开的内容是示例性的，而不是意图将本发明局限于本文 所描述和示出的具体实施例。
具体实施方式
半导体器件包括连接有源区与位线的触头。该触头包括金属层， 以改进器件的操作特性。图2a至2f是示出根据本发明实施例的制造半导体器件的方法的 截面图。在半导体基板200上形成包括栅极绝缘膜(未示出)、栅极 导电层210、栅极金属层215和栅极硬掩模层220的沉积结构，半导 体基板200包括限定有源区的器件隔离结构205。栅极导电层210包 括多晶硅层，栅极金属层215包括硅化钨层。栅极硬掩模层220包括氮化物膜。选择性地蚀刻该沉积结构以形成栅极225。在栅极225的 侧壁处形成间隙壁227。形成于有源区上的两个栅极225之间的间隙 由位线触头区域限定。相邻有源区上的栅极225与形成于器件隔离结 构2 0 5上的栅极22 5之间的间隙由存储节点触头区域限定。参考图2b，在包括栅极225在内的半导体基板200上形成阻挡 膜230。阻挡膜230包括由选自如下群组的材料形成的层，该群组包 括钛(Ti)、氮化钛(TiN)及其组合。执行快速热退火(RTA)工 序以在露出的半导体基板200与阻挡膜230的界面上形成触头层 233。当在诸如氮气(N2)、氩气(Ar)等惰性气体气氛下执行RTA 工序时，半导体基板200中的硅(Si)和阻挡膜230中的Ti反应， 以形成硅化钛(TiSi)的触头层233。阻挡膜230中的Ti原子向内扩 散到半导体基板200中，半导体基板200中的Si原子向外扩散到阻 挡膜230中。于是在从栅极225与阻挡膜230之间露出的半导体基板 200的界面上形成包括TiSi的触头层233。优选的是，触头层233用 作欧姆触头。RTA工序增强半导体基板200与阻挡膜230之间的附 着特性，并防止在半导体基板200与随后形成于半导体基板200上的 金属之间出现肖特基结。参考图2c和图2d，在阻挡膜230上形成金属层235。金属层235 包括钨层。金属层235可以形成为具有距离半导体基板200约4000A 至约6000A的高度。在金属层235上形成光阻膜(未示出)。对该光 阻膜实施曝光工序和显影工序以形成光阻图案240。移除栅极区(未 示出)上的光阻膜，从而光阻图案240留在位线触头区域和存储节点 触头区域上。参考图2e和图2f，利用光阻图案240作为掩模选择性地蚀刻金 属层235和阻挡膜230以形成露出栅极的孔，从而形成触头图案245。 当形成触头图案245时，栅极上的金属层235和阻挡膜230被移除， 从而露出栅极硬掩模层220。在触头图案245和栅极225上形成绝缘 膜(未示出)之后，选择性地蚀刻绝缘膜以在触头图案245的侧壁处 形成间隙壁250。间隙壁250可以由氮化物膜形成。可以通过回蚀方 法执行形成间隙壁250的蚀刻工序。在栅极硬掩模层220、触头图案245和间隙壁250上形成层间绝缘膜255。对层间绝缘膜255执行平 坦化工序以露出触头图案245，于是触头图案245可以与触头层233 电连接。层间绝缘膜255可以由硼磷硅玻璃(BPSG)氧化物膜255 形成。层间绝缘膜255的平坦化工序可以通过化学机械抛光(CMP) 方法或回蚀方法执行。如上所述，根据本发明的实施例，制造半导体器件的方法不包 括形成连接有源区与位线触头的连接插塞触头的步骤；而是包括形成 将有源区与位线直接连接的触头的步骤。所述触头包括金属层以改进 器件的操作特性，并且通过减小器件的设计规则而改进重叠裕量，从 而确保触头区域并改进器件的电阻特性。本发明的上述实施例是示例性而非限制性的。各种不同的替代 物和等同物都是可行的。本发明并不受限于本文中所描述的沉积、蚀 刻抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体 器件。例如，本发明可应用于动态随机存取存储(DRAM)器件或非 易失性存储器件。鉴于本发明的揭示内容，其它的增添、删减或修改 都是显而易见的，且包括在所附权利要求书的范围内。本申请要求2007年3月16日提交的韩国专利申请No. 10-2007-0026139的优先权，该韩国专利申请的全部内容以引用的方式 并入本文。
权利要求
1.一种制造半导体器件的方法，包括在基板上以及位于所述基板上的栅极上形成阻挡膜；在所述阻挡膜上形成金属层；选择性地蚀刻所述金属层和所述阻挡膜，以形成露出所述栅极的孔，从而获得填充在所述栅极之间的触头图案；在所述触头图案的侧壁上形成间隙壁；在所述触头图案和所述栅极上形成层间绝缘膜；以及抛光所述层间绝缘膜以露出所述触头图案。
2. 根据权利要求1所述的方法，其中，所述阻挡膜由选自包括钛、氮化钛及其组合的群组的材料形成。
3. 根据权利要求1所述的方法，还包括在所述阻挡膜上执行快速热退火工序，以在所述阻挡膜与所述 基板之间的界面处形成触头层。
4. 根据权利要求3所述的方法，其中， 所述触头层包括硅化钛层。
5. 根据权利要求l所述的方法，其中， 所述金属层包括钨层。
6. 根据权利要求1所述的方法，其中， 所述金属层的厚度为约4000A至约6000A。
7. 根据权利要求1所述的方法，其中， 所述间隙壁包括氮化物膜。
8. 根据权利要求1所述的方法，其中， 所述层间绝缘膜包括硼磷硅玻璃膜。
9. 一种半导体器件，包括 栅极，其设置在基板上；阻挡膜，其设置在所述栅极的侧壁和所述基板上； 触头层，其形成于所述阻挡膜与所述基板之间的界面处； 触头图案，其形成于所述触头层上并且与所述触头层电连接；以及层间绝缘膜，其设置在所述触头图案之间，所述层间绝缘膜使 所述触头图案彼此电绝缘。
全文摘要
本发明公开一种制造半导体器件的方法，所述方法包括在半导体基板上以及位于所述半导体基板上的栅极上形成阻挡膜；在所述阻挡膜上形成金属层；选择性地蚀刻所述金属层和所述阻挡膜以形成所述栅极之间的触头图案；在所述触头图案的侧壁上形成间隙壁；在所述触头图案和所述栅极上形成层间绝缘膜；以及抛光所述层间绝缘膜以露出所述触头图案。
文档编号H01L21/768GK101266942SQ20081000600
公开日2008年9月17日 申请日期2008年1月18日 优先权日2007年3月16日
发明者裴在俊 申请人:海力士半导体有限公司