技术编号:7063856
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本发明涉及半导体制造,尤其涉及。可应用于技术节点为32/28nm或者小于22nm的工艺中;可应用于Logic技术平台中。本发明的核心思想是,在晶体管区上独立的形成NMOS和PMOS区域的高介电常数金属栅极层,便于差异化地调节NMOS和PMOS的器件性能,同时可以避免很多复杂的刻蚀工艺。上述技术方案具有如下优点或有益效果(1)本发明通过单独形成第一沟槽和第一栅层叠机构、第二沟槽和第二栅层叠机构,最后通过化学掩膜技术去除多去的金属,实现差异化地调节第一栅层叠结...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。