一种半导体集成器件制作方法
【专利摘要】本发明涉及半导体制造【技术领域】，尤其涉及一种半导体集成器件制作方法。可应用于技术节点为32/28nm或者小于22nm的工艺中；可应用于Logic技术平台中。本发明的核心思想是，在晶体管区上独立的形成NMOS和PMOS区域的高介电常数金属栅极层，便于差异化地调节NMOS和PMOS的器件性能，同时可以避免很多复杂的刻蚀工艺。上述技术方案具有如下优点或有益效果：(1)本发明通过单独形成第一沟槽和第一栅层叠机构、第二沟槽和第二栅层叠机构，最后通过化学掩膜技术去除多去的金属，实现差异化地调节第一栅层叠结构和第二栅层叠结构，同时避免了复杂的刻蚀工艺，节约了生产时间，提高生产效率。
【专利说明】一种半导体集成器件制作方法
【技术领域】
[0001]本发明涉及半导体制造【技术领域】，尤其涉及一种半导体集成器件制作方法。
【背景技术】
[0002]随着半导体器件被要求具有高集成度、高驱动速度、以及低功耗的优点，尽管栅电介质层厚度减小，但是漏极电流较大，且截止电流也增加。对于28nm以下的技术结点，介电常数为3.9的氧化硅或者S1N栅极介质已不能满足现状的生产需要。HKMG(high-kmetal-gate高介电常数绝缘金属栅极)工艺成为主流，通常采用具有较高介电常数(k>20)的氧化铪作为栅极介质材料。但是由于NMOS和PMOS所需的阈值电压不同，使得NMOS器件区和PMOS器件区需要使用不同的功函数金属。
[0003]采用HKMG工艺过程中，NMOS器件区和PMOS器件区，主要的区别是WF (WorkFunct1n)功函数金属不同。
[0004]现有的HKMG工艺流程，在完成层间介质层氧化硅沉积之后，还包括如下步骤:
[0005]步骤一、去除NMOS和PMOS区域上方的层间介质层，使得栅极氧化层暴露出来；
[0006]步骤二、去除替代栅极氧化层；
[0007]步骤三、形成high k介质，TiN阻挡层以及NMOS区域的有效功函数调制金属NeffF (effective Work Funct1n 有效功函数)；
[0008]步骤四、去除PMOS区域的功函数调制金属N effF ；
[0009]步骤五、沉积PMOS区域的功函数调制金属P effF ；
[0010]步骤六、通过光刻和刻蚀工艺去除沉积在NMOS区域的P effF金属；
[0011]步骤七、金属铝填充；
[0012]步骤八、去除多余的金属；
[0013]上述工艺流程中，第四步和第六步工艺较复杂，具体涉及到光刻，干法刻蚀和湿法刻蚀。由于功函数调制金属的种类很多而且厚度一般很薄，所以对步骤四及步骤六的精度都有很严格的要求。例如在去除PMOS区域的N effF时，NMOS区域的N effF上会覆盖一层掩膜。PMOS区域的N effF去除完成之后，需要去除NMOS区域的N effF上覆盖的掩膜，一般是通过湿法刻蚀的方式，同时在去除掩膜过程中，容易对NMOS区域的N effF和/或PMOS区域的P eWF的造成损伤。
【发明内容】
[0014]鉴于上述问题，本发明提供一种半导体集成器件制作方法，其中，包括如下步骤:
[0015]步骤一、提供一预设有第一器件区和第二器件区的半导体衬底，位于第一器件区和第二器件区中的半导体衬底之上均设置有样本栅，且在第一器件区和第二器件区中的样本栅及半导体衬底表面自下而上依次覆盖表面阻挡层和第一介质层；
[0016]步骤二、去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第一器件区中的样本栅之下的第一栅极氧化层显露；
[0017]步骤三、去除所述第一栅极氧化层，在第一器件区中形成一第一沟槽；
[0018]步骤四、在所述第一沟槽内形成第一栅层叠结构；并去除预定厚度的第一介质层；
[0019]步骤五、去除所述第二器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第二器件区中的样本栅之下的第二栅极氧化层显露；
[0020]步骤六、去除所述第二栅极氧化层，并在第二器件区中形成第二沟槽；
[0021]步骤七、在所述第二沟槽内形成第二栅层叠结构；
[0022]步骤八、进行平坦化处理，去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构，并籍由剩余的所述表面阻挡层来保护位于沟槽内的第一栅层叠结构/第二栅层叠结构免受损伤。
[0023]优选地，所述步骤二中，通过光刻和刻蚀方法，去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层。
[0024]优选地，所述步骤二中，以所述第一栅极氧化层为去除所述第一器件区以及位于所述第一器件区上方的所述第一介质层和所述表面阻挡层的停止层。
[0025]优选地，所述步骤三中，通过干法刻蚀或湿法刻蚀去除第一所述栅极氧化层。
[0026]优选地，所述步骤四中，所述第一栅层叠结构包括High K介质层，于所述所述HighK介质层上方覆盖有阻挡层，所述阻挡层上端覆盖有第一区有效功函数及金属填充物层。
[0027]优选地，所述步骤七中，所述第二栅层叠结构包括所述High K介质层，于所述HighK介质层上方盖有阻挡层，所述阻挡层上端覆盖有第二区有效功函数及金属填充物层。
[0028]优选地，所述High K介质层的材质为HFO2，所述阻挡层的材质为TiN材质。
[0029]优选地，所述步骤八中，通过化学机械研磨方法去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构。
[0030]优选地，所述第一区有效功函数及金属填充物层为TiAl/TiN。
[0031]优选地，所述第二区有效功函数及金属填充物层为TaN/TiN。
[0032]上述技术方案具有如下优点或有益效果:
[0033]本发明通过单独形成第一沟槽和第一栅层叠结构、第二沟槽和第二栅层叠结构，最后通过化学掩膜技术去除多去的金属，实现差异化地调节第一栅层叠结构和第二栅层叠结构，同时避免了复杂的刻蚀工艺，避免对NMOS区域的N effF和/或PMOS区域的P effF的造成损伤，同时节约了生产时间，提高生产效率。
【专利附图】
【附图说明】
[0034]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0035]图1 (a)?图1 (e)是本发明的步骤流程示意图。
【具体实施方式】
[0036]本发明提供一种去除晶圆表面颗粒的方法，可应用于技术节点为32/28nm或者小于22nm的工艺中；可应用于Logic技术平台中。
[0037]本发明的核心思想是，在半导体衬底上独立的形成NMOS和PMOS区域的高介电常数金属栅极层，便于差异化地调节NMOS和PMOS的器件性能，同时可以避免很多复杂的刻蚀工艺。
[0038]下面结合附图对本发明方法进行详细说明。
[0039]图1(a)?图1(e)，一种半导体集成器件制作方法，其中，包括如下步骤:
[0040]步骤一、提供一预设有第一器件区110和第二器件区120的半导体衬底，位于第一器件区110和第二器件区120中的半导体衬底之上均设置有样本栅，且在第一器件区110和第二器件区120中的样本栅及半导体衬底表面自下而上依次覆盖阻挡层104和第一介质层103 ;进一步地，第一器件区110可为N沟道金属氧化物半导体场效应晶体管(NM0SFET，下文称为NM0S)的区域，第二器件区120可为P沟道金属氧化物半导体场效应晶体管(PM0SFET，下文称为PM0S)的区域。进一步地，第一介质层103为外层氧化硅介质层，表面阻挡层104为氮化硅介质层。
[0041]步骤二、去除所述第一器件区110中的样本栅以及位于该样本栅之上的表面阻挡层104和第一介质层103，使得第一器件区110中的样本栅之下的第一栅极氧化层115显露。进一步地，通过光刻和刻蚀方法，去除所述第一器件区110中的样本栅以及位于该样本栅之上的表面阻挡层104和第一介质层103。进一步地，以所述第一栅极氧化层115为去除所述第一器件区110以及位于所述第一器件区110上方的所述第一介质层103和所述表面阻挡层104的停止层。
[0042]步骤三、通过干法刻蚀或湿法刻蚀去除所述第一栅极氧化层115 ;形成一第一沟槽。进一步地，湿法刻蚀去除所述第一栅极氧化层115，可以避免对所述第一栅极氧化层115下端的表面造成损伤。
[0043]步骤四、在所述第一沟槽内形成第一栅层叠结构；所述第一栅层叠结构包括HighK介质层116，于所述High K介质层116上方覆盖有区阻挡层117，所述区阻挡层117上端覆盖有第一区有效功函数及金属填充物层118。所述High K层的材质为HF02，所述阻挡层117的材质为TiN材质。进一步地，可采用化学机械研磨去除预定厚度的第一介质层103。进一步地，所述第一区有效功函数及金属填充物层118为TiAl/TiN。
[0044]步骤五、去除所述第二器件区120中的样本栅以及位于该样本栅之上的表面阻挡层104和第一介质层103，使得第二器件区120中的样本栅之下的第二栅极氧化层125显露;
[0045]步骤六、去除所述第二栅极氧化层125，并形成第二沟槽，进一步地，通过干法刻蚀或湿法刻蚀去除所述第二栅极氧化层125 ;形成一第二沟槽。进一步地，湿法刻蚀去除所述第二栅极氧化层125，可以避免对所述第二栅极氧化层125下端的表面造成损伤。
[0046]步骤七、在所述第二沟槽内形成第二栅层叠结构；所述第二栅层叠结构包括所述High K介质层126，于所述High K介质层126上方盖有所述阻挡层127，所述阻挡层127上端覆盖有第二区有效功函数及金属填充物层128。所述High K介质层126的材质为HF02，所述阻挡层127的材质为TiN材质。进一步地，所述第二区有效功函数及金属填充物层128为 TaN/TiN。
[0047]步骤八、进行平坦化处理，去除部分所述第一介质层103、所述第一栅层叠结构、所述第二栅层叠结构，并籍由剩余的所述表面阻挡层104来保护位于沟槽内的第一栅层叠结构/第二栅层叠结构免受损伤。
[0048]步骤九、进行后段制程(BEOL)，后段制程采用本领域技术人员所惯用的技术手段，故在此不予赘述。
[0049]本实施例中，通过单独形成第一沟槽和第一栅层叠结构、第二沟槽和第二栅层叠结构，最后通过化学掩膜技术去除多去的金属，实现差异化地调节第一栅层叠结构和第二栅层叠结构，同时避免了复杂的刻蚀工艺，节约了生产时间，提高生产效率。
[0050]以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
【权利要求】
1.一种半导体集成器件制作方法，其特征在于， 步骤一、提供一预设有第一器件区和第二器件区的半导体衬底，位于第一器件区和第二器件区中的半导体衬底之上均设置有样本栅，且在第一器件区和第二器件区中的样本栅及半导体衬底表面自下而上依次覆盖表面阻挡层和第一介质层； 步骤二、去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第一器件区中的样本栅之下的第一栅极氧化层显露； 步骤三、去除所述第一栅极氧化层，在第一器件区中形成一第一沟槽； 步骤四、在所述第一沟槽内形成第一栅层叠结构；并去除预定厚度的第一介质层； 步骤五、去除所述第二器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层，使得第二器件区中的样本栅之下的第二栅极氧化层显露； 步骤六、去除所述第二栅极氧化层，并在第二器件区中形成第二沟槽； 步骤七、在所述第二沟槽内形成第二栅层叠结构； 步骤八、进行平坦化处理，去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构，并籍由剩余的所述表面阻挡层来保护位于沟槽内的第一栅层叠结构/第二栅层叠结构免受损伤。
2.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤二中，通过光刻和刻蚀方法，去除所述第一器件区中的样本栅以及位于该样本栅之上的表面阻挡层和第一介质层。
3.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤二中，以所述第一栅极氧化层为去除所述第一器件区以及位于所述第一器件区上方的所述第一介质层和所述第二介质层的停止层。
4.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤三中，通过干法刻蚀或湿法刻蚀去除第一所述栅极氧化层。
5.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤四中，所述第一栅层叠结构包括High K介质层，于所述所述High K介质层上方覆盖有阻挡层，所述阻挡层上端覆盖有第一区有效功函数及金属填充物层。
6.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤七中，所述第二栅层叠结构包括所述High K介质层，于所述High K介质层上方盖有阻挡层，所述阻挡层上端覆盖有第二区有效功函数及金属填充物层。
7.根据权利要求5或6所述的半导体集成器件制作方法，其特征在于，所述HighK介质层的材质为HF02，所述阻挡层的材质为TiN材质。
8.根据权利要求1所述的半导体集成器件制作方法，其特征在于，所述步骤八中，通过化学机械研磨方法去除部分所述第一介质层、所述第一栅层叠结构、所述第二栅层叠结构。
9.根据权利要求5所述的半导体集成器件制作方法，其特征在于，所述第一区有效功函数及金属填充物层为TiAl/TiN。
10.根据权利要求6所述的半导体集成器件制作方法，其特征在于，所述第二区有效功函数及金属填充物层为TaN/TiN。
【文档编号】H01L21/8238GK104465520SQ201410697367
【公开日】2015年3月25日 申请日期:2014年11月26日 优先权日:2014年11月26日
【发明者】雷通, 桑宁波, 鲍宇 申请人:上海华力微电子有限公司