一种可校准电阻器件及集成电路的制作方法
【专利摘要】本发明公开了一种可校准电阻器件及集成电路，包括：基准电阻，校准电阻阵列，路由资源块，第一电阻端口，第二电阻端口，配置端口；基准电阻的第一极端连接校准电阻阵列的第一极端，校准电阻阵列的第二极端连接第一电阻端口，基准电阻的第二极端连接第二电阻端口，校准电阻阵列的布线输入端连接路由资源块的布线输出端，路由资源块的配置输入端连接配置端口。本发明解决了现有可校准电阻实现阻值调整周期较长的技术问题，有效缩短了设计周期。
【专利说明】
一种可校准电阻器件及集成电路
技术领域
[0001]本发明涉及半导体领域，尤其涉及一种可校准电阻器件及集成电路。
【背景技术】
[0002]随着集成电路设计技术日趋成熟，产品开发周期的缩短，集成电路设计过程中为提高流片成功率，电路内部预置的参数可校准电路结构需求越来越大，通过冗余MOS器件校准电路的宽长比，预留电阻、电容结构校准电路的电压、电流等关键参数。
[0003]目前，在集成电路内部使用的电阻阻值校准方案主要有:电路设计过程中预留冗余电阻结构，通过FIB和重建引线的方法对冗余电阻进行连接或短路，实现修改关键节点电阻值的功能。但是这种方案在修改关键节点电阻值后需要重新流片验证，因此实现阻值调整周期较长。
【发明内容】
[0004]本发明实施例通过提供一种可校准电阻器件及集成电路，解决了现有可校准电阻存在实现阻值调整周期较长的技术问题。
[0005]第一方面，本发明实施例提供的可校准电阻器件，包括:基准电阻，校准电阻阵列，路由资源块，第一电阻端口，第二电阻端口，配置端口 ；所述基准电阻的第一极端连接所述校准电阻阵列的第一极端，所述校准电阻阵列的第二极端连接所述第一电阻端口的引脚，所述基准电阻的第二极端连接所述第二电阻端口的引脚，所述校准电阻阵列的布线输入端连接所述路由资源块的布线输出端，所述路由资源块的配置输入端连接所述配置端口的引脚。
[0006]优选的，所述校准电阻阵列包括多个单位电阻连接。
[0007]优选的，所述基准电阻为CMOS工艺兼容电阻类型。
[0008]优选的，所述单位电阻为CMOS工艺兼容电阻类型。
[0009]优选的，所述配置端口包括N个配置端，N为正整数。
[0010]优选的，所述路由资源块包括:多路选择模块和锁存结构;所述锁存结构的输入端对应连接所述配置端口的引脚，所述锁存结构的输出端连接所述多路选择模块的输入端，所述多路选择模块的输出端连接所述布线输出端。
[0011]第二方面，本发明实施例提供了一种集成电路，包括第一方面所述的可校准电阻器件。
[0012]本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点:
[0013]由于基准电阻与校准电阻阵列连接，校准电阻阵列的布线输入端连接路由资源块的布线输出端，路由资源块的配置输入端连接配置端口。从而能够通过配置端口赋值给路由资源块，由路由资源块编译出与赋值对应的针对校准电阻阵列的布线逻辑，以改变校准电阻阵列内单位电阻的连接关系，以增减校准电阻阵列的阻值，从而实现本发明所提供可校准电阻器件以基准电阻的阻值为中心值进行阻值校准，而不需要进行现有方案中的电阻连接或电阻短路，从而避免了重建引线，也不需要对电路整体重新流片验证，所以能够解决现有可校准电阻实现阻值调整周期较长的技术问题，有效缩短了阻值调整周期。
[0014]进一步，本实施例提供的可校准电阻器件包括N个配置端，N个配置端对应赋值二进制逻辑数据，则能够通过配置端口赋2n种值给路由资源块，由路由资源块编译出2n种布线逻辑，实现校准电阻阵列的2n个阻值，以校准基准电阻，因此以少量配置端实现了大范围阻值校准，从而在实际设计中只需要设置少量配置端，因此能够节省封装PAD资源、减少芯片占用面积。
[0015]进一步，本发明应用于大规模模拟、数字电路设计中时只需要通过编程改变配置端口的赋值以实现阻值校准，更利于电路开发设计。
【附图说明】
[0016]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0017]图1为本发明实施例中可校准电阻器件的电路图；
[0018]图2为本发明实施例中校准电阻阵列的细化电路图；
[0019 ]图3为本发明实施例中路由资源块的细化电路图。
【具体实施方式】
[0020]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0021]参考图1所示，本发明实施例提供的可校准电阻器件包括:基准电阻100，校准电阻阵列101，路由资源块102，第一电阻端口 103，第二电阻端口 104，配置端口 105。
[0022]基准电阻100的第一极端连接校准电阻阵列101的第一极端，校准电阻阵列101的第二极端连接第一电阻端口 103的引脚，基准电阻100的第二极端连接第二电阻端口 104的引脚，校准电阻阵列101的布线输入端连接路由资源块102的布线输出端，路由资源块102的输入端连接配置端口 105的引脚。从而通过上述可校准电阻器件:配置端口 105赋值给路由资源块102，具体的赋值给配置端口 105的值不同，路由资源块102控制校准电阻阵列101呈现不同的用于校准的阻值，从而以基准电阻100的阻值为中心值对可校准电阻器件的阻值进行校准。
[0023 ]在一具体实例中，参考图2所示，校准电阻阵列1I包括多个单位电阻1011连接而成，每个单位电阻1011的两极连接一个路由资源块102的布线输出端，本文不限制单位电阻1011的个数。如图2举例所示，多个单位电阻1011串联成校准电阻阵列101，每个单位电阻1011的两极连接一个路由资源块102的布线输出端，每个路由资源块102连接配置端口 105的一个配置端。具体的，每个单位电阻1011为CMOS工艺兼容电阻类型，在具体实施过程中，可以为阱电阻、多晶硅电阻、有源区电阻等CMOS工艺兼容电阻类型。因此不会因校准电阻阵列1I的加入产生额外的制版成本。
[0024]具体的，配置端口 105包括N个配置端，N为正整数，配置端的个数与路由资源块102的个数相同，均根据实际需求设置个数。配置端口 105中对每个配置端的赋值为高电平“I”或低电平“O”，从而配置端口 105赋值为二进制逻辑数据。具体的，对配置端口 105赋值为1010...10(共η位，与配置端口 105的配置端的数目相同)时，校准电阻阵列101中没有单位电阻1011接入到可校准电阻器件中，则可校准电阻器件的阻值等于基准电阻100的阻值。配置端口 105赋值由1010…10到0000…00每减小I，该可校准电阻器件的阻值减少一个单位电阻1011的阻值。配置端口 105赋值由1010…10到1111…11每增加I，本发明实施例提供的可校准电阻器件的阻值增加一个单位电阻1011的阻值。比如，配置端口 105可以设置3个配置端，则配置端口 105的赋值可以为000至111，对应的可校准电阻器件可以呈现8种不同的阻值，比如:配置端口 105可以设置4个配置端，则配置端口 105的赋值可以为0000?1111，对应的可校准电阻器件可以呈现16种不同的阻值，依次类推，可以根据校准范围设置配置端口 105的配置端数目。
[0025]具体的，根据需求选择校准电阻阵列101中的单位电阻1011的阻值。举例来讲，需要以基准电阻100的阻值为中心值进行0.1 Ω为校准间隔进行校准，则校准电阻阵列101由多个阻值为0.1 Ω的单位电阻1011连接而成。比如，以基准电阻100的阻值为40 Ω为例，则可校准电阻器件的阻值可以为 40 Ω ,40.1 Ω、40.2Ω、40.3 Ω …，39.99 Ω ,39.98 Ω ,39.97Ω...。又比如，需要以基准电阻100的阻值为中心值进行I Ω为间隔进行校准，则单位电阻1011的阻值为I Ω。以基准电阻100的阻值为50 Ω为例，则可校准电阻器件的阻值为50 Ω、51Ω、52Ω、53Ω、54Ω...,49 0、48Ω、47Ω …。
[0026]通过上述方案，配置端口 105的配置端为N个，则配置端口 105给路由资源块102的为N位二进制逻辑数据，配置端口 105输出的二进制逻辑数据经过路由资源块102编译完成后的布线逻辑赋予校准电阻阵列101，以控制校准电阻阵列101中接入电路的单位电阻1011，从而校准电阻阵列101呈现不同的阻值，以实现用户所需的阻值。通过配置端口 105的配置端为N个，则能够配置2η种二进制逻辑数据，编译完成后的布线逻辑就有2"种，从而减少了可校准电阻器件的配置端口 105的配置端数量，进而减少占用封装PAD资源和所占用芯片面积。
[0027]具体的，参考图3所示，每个路由资源块102包括:多路选择模块1022和锁存结构1021。锁存结构1021的输入端对应连接配置端口 105的一个配置端的引脚，锁存结构1021的输出端连接多路选择模块1 2 2的输入端，多路选择模块1 2 2的输出端连接布线输出端，从而实现了校准电阻阵列101的布线输入端连接路由资源块102的布线输出端。
[0028]通过上述方案，配置端口105对锁存结构1021设置二进制逻辑数据，设置成功后配置端口 105无外接信号也不影响电阻阻值，而是通过锁存结构1021存储的二进制逻辑数据控制多路选择模块1022，持续控制单个单位电阻1011是否接入可校准电阻器件的电路中。
[0029]具体的，基准电阻100为CMOS工艺兼容电阻类型，具体可以为阱电阻、多晶硅电阻、有源区电阻等CMOS工艺兼容电阻类型。因此不会因基准电阻100的加入产生额外的制版成本。
[0030]通过上述本发明实施例提供的一个或多个实施例，至少实现了如下技术效果:
[0031]由于基准电阻与校准电阻阵列连接，校准电阻阵列的布线输入端连接路由资源块的布线输出端，路由资源块的配置输入端连接配置端口。从而能够通过配置端口赋值给路由资源块，由路由资源块编译出与赋值对应的针对校准电阻阵列的布线逻辑，以改变校准电阻阵列内单位电阻的连接关系，以增减校准电阻阵列的阻值，从而实现本发明所提供可校准电阻器件以基准电阻的阻值为中心值进行阻值校准，而不需要进行现有方案中的电阻连接或电阻短路，从而避免了重建引线，也不需要对电路整体重新流片验证，所以能够解决现有可校准电阻实现阻值调整周期较长的技术问题，有效缩短了设计周期。
[0032]进一步，本实施例提供的可校准电阻器件包括N个配置端，N个配置端对应赋值二进制逻辑数据，则能够通过配置端口赋2n种值给路由资源块，由路由资源块编译出2n种布线逻辑，实现校准电阻阵列的2n个阻值，以校准基准电阻，因此以少量配置端实现了大范围阻值校准，从而在实际设计中只需要设置少量配置端，因此能够节省封装PAD资源、减少芯片占用面积。
[0033]进一步，本发明应用于大规模模拟、数字电路设计中时只需要通过编程改变配置端口的赋值以实现阻值校准，更利于电路开发设计。
[0034]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
[0035]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种可校准电阻器件，其特征在于，包括:基准电阻，校准电阻阵列，路由资源块，第一电阻端口，第二电阻端口，配置端口； 所述基准电阻的第一极端连接所述校准电阻阵列的第一极端，所述校准电阻阵列的第二极端连接所述第一电阻端口的引脚，所述基准电阻的第二极端连接所述第二电阻端口的引脚，所述校准电阻阵列的布线输入端连接所述路由资源块的布线输出端，所述路由资源块的配置输入端连接所述配置端口的引脚。2.如权利要求1所述的可校准电阻器件，其特征在于，所述校准电阻阵列包括多个单位电阻连接。3.如权利要求1所述的可校准电阻器件，其特征在于，所述基准电阻为CMOS工艺兼容电阻类型。4.如权利要求2所述的可校准电阻器件，其特征在于，所述单位电阻为CMOS工艺兼容电阻类型。5.如权利要求2所述的可校准电阻器件，其特征在于，所述配置端口包括N个配置端，N为正整数。6.如权利要求5所述的可校准电阻器件，其特征在于，所述路由资源块包括:多路选择模块和锁存结构； 所述锁存结构的输入端对应连接所述配置端口的引脚，所述锁存结构的输出端连接所述多路选择模块的输入端，所述多路选择模块的输出端连接所述布线输出端。7.—种集成电路，其特征在于，包括如权利要求1-6中任一权利要求所述的可校准电阻器件。
【文档编号】H01L27/118GK106024800SQ201610509752
【公开日】2016年10月12日
【申请日】2016年6月30日
【发明人】郝宁
【申请人】中国科学院微电子研究所