制造集成电路器件的方法与流程

本发明构思的示例实施方式涉及集成电路器件以及制造该集成电路器件的方法，和/或更具体地，涉及包括鳍形有源区的集成电路器件以及制造该集成电路器件的方法。

背景技术：

随着电子技术发展，半导体器件的按比例缩小一直在快速进行。近年来，因为半导体器件需要操作的准确以及高速运行，所以针对组成半导体器件的晶体管的结构优化正在进行各种研究。

技术实现要素：

本发明构思的示例实施方式提供一种集成电路器件，该集成电路器件包括具有优化形状的鳍形有源区。

本发明构思的示例实施方式还提供一种制造集成电路器件的方法，该集成电路器件包括具有优化形状的鳍形有源区。

根据本发明构思的一些示例实施方式，一种集成电路器件可以包含鳍形有源区、在鳍形有源区的顶表面和彼此对立的侧壁上的栅绝缘层、位于鳍形有源区的顶表面和彼此对立的侧壁上的栅绝缘层上的栅电极、以及沿鳍形有源区和栅绝缘层之间的界面设置的氢原子层。

氢原子层中包含的氢原子可以与组成鳍形有源区的半导体元素结合。

氢原子层可以包含氕原子(¹H)和/或氘原子(²H，重氢D)。

鳍形有源区可以包含硅，氢原子层可以以Si-H键或Si-D键的形式位于鳍形有源区的表面上。

栅绝缘层可以包含接触氢原子层的下栅绝缘层、下栅绝缘层上的界面层、以及位于界面层上并且具有比下栅绝缘层和界面层的每个的介电常数大的介电常数的高k电介质层。

下栅绝缘层可以包含硅氧化物、硅氮氧化物或其组合。

界面层可以包含硅氧化物、硅氮氧化物或其组合。

高k电介质层可以位于栅电极的底表面和彼此对立的侧壁上。

根据本发明构思的一些示例实施方式，一种集成电路器件可以包含具有第一区域和第二区域的衬底、第一区域中的第一晶体管和第二区域中的第二晶体管。

第一晶体管可以包含从衬底突出的第一鳍形有源区、具有第一厚度并且位于第一鳍形有源区的顶表面和彼此对立的侧壁上的第一栅绝缘层、位于第一鳍形有源区的顶表面和彼此对立的侧壁上的第一栅绝缘层上的第一栅电极、以及沿第一鳍形有源区和第一栅绝缘层之间的界面设置的氢原子层。

第二晶体管可以包含从衬底突出的第二鳍形有源区、具有不同于第一厚度的第二厚度并且位于第二鳍形有源区的顶表面和彼此对立的侧壁上的第二栅绝缘层、以及位于第二鳍形有源区的顶表面和彼此对立的侧壁上的第二栅绝缘层上的第二栅电极。

氢原子层可以包含氕原子(¹H)和/或氘原子(²H，重氢D)。

氢原子层可以以Si-H键或Si-D键的形式位于第一鳍形有源区的表面上。

第一栅电极的沿第一鳍形有源区的纵向方向的宽度可以大于第二栅电极的沿第二鳍形有源区的纵向方向的宽度。

第一栅绝缘层可以包含接触氢原子层的下栅绝缘层、下栅绝缘层上的第一界面层、以及位于第一界面层上并且具有比下栅绝缘层和第一界面层的每个的介电常数大的介电常数的第一高k电介质层，并且第二栅绝缘层可以包含接触第二鳍形有源区的第二界面层、以及位于第二界面层上并且具有比第二界面层的介电常数大的介电常数的第二高k电介质层。

下栅绝缘层可以包含硅氧化物、硅氮氧化物或其组合。

第一高k电介质层可以位于第一栅电极的底表面和彼此对立的侧壁上，第二高k电介质层可以位于第二栅电极的底表面和彼此对立的侧壁上。

根据本发明构思的一些示例实施方式，一种制造集成电路器件的方法可以包括：通过部分地蚀刻衬底形成初步鳍形有源区；形成覆盖初步鳍形有源区的下部的绝缘层，使得初步鳍形有源区的上部突出而高过绝缘层；通过在氢气氛中退火初步鳍形有源区的突出部分形成鳍形有源区和氢原子层，鳍形有源区具有光滑度比初步鳍形有源区的表面的光滑度大的表面，氢原子层覆盖鳍形有源区的表面；在氢原子层上形成栅绝缘层以覆盖鳍形有源区的顶表面和彼此对立的侧壁；以及在栅绝缘层上形成栅电极以覆盖鳍形有源区的顶表面和彼此对立的侧壁。

鳍形有源区和氢原子层的形成可以被执行，使得鳍形有源区具有以组成氢原子层的氢原子终止的表面。

鳍形有源区的形成可以包括在氢气氛的退火期间改变初步鳍形有源区的突出部分的表面的形态。

鳍形有源区的形成可以包括通过氢气氛中的退火期间初步鳍形有源区的突出部分的表面上的氢促进的表面原子迁移减小初步鳍形有源区的突出部分的表面的粗糙度。

鳍形有源区的形成还可以包括使用氢气氛中的退火从初步鳍形有源区的突出部分的表面去除污染物。

栅绝缘层的形成可以包括形成接触氢原子层的下栅绝缘层，下栅绝缘层的形成可以包括：通过使用等离子体的第一氧化处理，在氢原子层上形成氧化物层；以及在氢原子层被氧化物层覆盖的状态下，通过不使用等离子体的第二氧化处理增大氧化物层的厚度。

氧化物层的形成可以在使用氧(O₂)气和不活泼气体的等离子体气氛中执行。

氧化物层的形成可以在使用氧(O₂)气、不活泼气体和氢(H₂)气的等离子体气氛中执行。

氧化物层的厚度的增大可以包括执行使用蒸汽或氢(H₂)气体和氧(O₂)气的组合的原位蒸汽产生(ISSG)工艺。

该方法还可以包括：在形成氧化物层之后，在增大氧化物层的厚度之前，通过部分地去除氧化物层而没有设置在其下的鳍形有源区的任何暴露，减小氧化物层的厚度。

氧化物层的厚度的减小可以使用湿法蚀刻工艺进行。

下栅绝缘层的形成可以包括通过氮化氧化物层的至少一部分形成硅氮氧化物层。

氮化氧化物层的至少一部分可以在增大氧化物层的厚度之后执行。

氮化氧化物层的至少一部分可以用去耦等离子体氮化(DPN)工艺执行。

栅绝缘层的形成还可以包括形成覆盖下栅绝缘层的界面层以及形成高k电介质层，该高k电介质层布置在界面层上并且具有比下栅绝缘层和界面层的每个的介电常数大的介电常数。

根据本发明构思的一些示例实施方式，一种制造集成电路器件的方法可以包括：通过部分地蚀刻衬底，分别在衬底的第一区域和第二区域中形成突出的第一初步鳍形有源区和第二初步鳍形有源区；形成覆盖第一初步鳍形有源区和第二初步鳍形有源区的各自的下部的绝缘层，使得第一初步鳍形有源区和第二初步鳍形有源区的各自的上部突出而高过绝缘层；通过在氢气氛中退火第一初步鳍形有源区和第二初步鳍形有源区的各自的突出部分，形成第一区域中的第一鳍形有源区和第二区域中的第二鳍形有源区，第一鳍形有源区具有平滑度大于第一初步鳍形有源区的表面的平滑度的表面，第二鳍形有源区具有平滑度大于第二初步鳍形有源区的表面的平滑度的表面；在氢气氛中的退火之后，在没有湿法工艺的情况下，形成第一区域中覆盖第一鳍形有源区的顶表面和彼此对立的侧壁的第一下栅绝缘层、以及第二区域中覆盖第二鳍形有源区的顶表面和彼此对立的侧壁的第二下栅绝缘层；通过去除第二区域中的第二下栅绝缘层，暴露第二鳍形有源区的上部；以及形成第一区域中第一下栅绝缘层上的第一高k电介质层和第二区域中第二鳍形有源区上的第二高k电介质层，第一高k电介质层具有比第一下栅绝缘层的介电常数大的介电常数，且第二高k电介质层具有比第二下栅绝缘层的介电常数大的介电常数。

第一鳍形有源区和第二鳍形有源区的形成可以包括在氢气氛中的退火期间形成氢原子层，该氢原子层覆盖第一鳍形有源区和第二鳍形有源区的各自的表面。

第一鳍形有源区和第二鳍形有源区的每个可以形成为具有以组成氢原子层的氢原子终止的表面。

该方法还可以包括：通过在氢气氛中的退火期间第一初步鳍形有源区和第二初步鳍形有源区的每个的突出部分的表面上的氢促进的表面原子迁移，减小第一初步鳍形有源区和第二初步鳍形有源区的每个的突出部分的表面的粗糙度。

第一下栅绝缘层和第二下栅绝缘层的形成可以包括：在第一区域和第二区域中通过使用等离子体的第一氧化处理在第一鳍形有源区和第二鳍形有源区上形成氧化物层；以及在第一区域和第二区域中通过不使用等离子体的第二氧化处理增大氧化物层的厚度。

该方法还可以包括，在形成氧化物层之后，在增大氧化物层的厚度之前，通过湿法蚀刻第一区域和第二区域中的氧化物层减小氧化物层的厚度；且氧化物层的厚度的增大可以包括增大氧化物层的被减小的厚度。

该方法还可以包括，在增大氧化物层的厚度之后，通过借助去耦等离子体氮化(DPN)工艺氮化第一区域和第二区域中氧化物层的至少一部分，形成硅氮氧化物层。

附图说明

由结合附图的以下详细描述，本发明构思的示例实施方式将被更清晰地理解。图1至图10描绘了如本文所述的非限制的示例实施方式。

图1是示出根据本发明构思的一些实施方式的集成电路器件的一部分的截面图。

图2A和2B示出了根据本发明构思的一些实施方式的集成电路器件的包括氢原子层的一些构造的放大图。

图3A是示出根据本发明构思的一些实施方式的包括鳍型场效应晶体管(FET)的集成电路器件的一部分的透视图。

图3B是沿图3A的线B-B'截取的截面图。

图3C是沿图3A的线C-C'截取的截面图。

图4示出根据本发明构思的一些实施方式的集成电路器件的框图。

图5是示出根据本发明构思的一些实施方式的集成电路器件的重要部件的截面图。

图6A是示出根据本发明构思的一些实施方式的集成电路器件的重要部件的平面图。

图6B是示出图6A的线B1-B1'和B2-B2'的截面构造的截面图。

图6C是示出图6A的线C1-C1'和C2-C2'的截面构造的截面图。

图7A至图7L是示出根据本发明构思的一些实施方式的集成电路器件的制造中的工艺步骤的截面图。

图8是示出根据本发明构思的一些实施方式的集成电路器件的一部分的截面图。

图9是示出根据本发明构思的一些实施方式的集成电路器件的重要部件的截面图。

图10示出根据本发明构思的一些实施方式的电子系统的框图。

具体实施方式

在下文中，将参考附图描述本发明构思的示例实施方式。然而，本发明构思可以以多种不同形式体现，且不应被解释为限于在此阐述的实施方式；而是，这些示例实施方式被提供，使得本公开将全面和完整，并将把本发明构思全面地传达给本领域普通技术人员。然而，应该理解的是，没有将本发明构思限制于所公开的具体形式的意图，而是相反地，本发明构思将涵盖落入本发明构思的精神和范围内的所有变型、等同物和替换物。在整个说明书和附图中，相同的附图标记表示相同的元件。在图中，为了本发明构思的清晰，结构的尺寸被夸大或减小。

此外，虽然术语“第一”和“第二”被使用来描述本发明构思的各个实施方式中的各种构件、部件、区域、层和/或部分，但是所述构件、部件、区域、层和/或部分不限于这些术语。这些术语仅用于将一构件、部件、区域、层或部分与另一构件、部件、区域、层或部分区分开。因此，一实施方式中被称为第一构件、第一部件、第一区域、第一层或第一部分的构件、部件、区域、层或部分可以在另一实施方式中被称为第二构件、第二部件、第二区域、第二层或第二部分。

除非另外定义，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域中的普通技术人员通常理解的相同的含义。还将被理解，诸如通用词典中定义的术语的术语，应被解释为具有与其在相关领域的背景中的含义一致的含义，并且将不在理想化或过度形式化的意义上被解释，除非在此清楚地这样定义。

当某一实施方式可以被不同地实施时，具体工艺顺序可以与所描述的顺序不同地被执行。例如，两个被连续描述的工艺可以基本上同时执行或按与描述的顺序相反的顺序执行。

在此使用时，术语“和/或”包括相关列举项目中一个或更多个项目的任意和所有组合。诸如“……的至少之一”的表述，当在一列组元之后时，修饰整列组元而不修饰该列中的单个组元。术语“氢分子”可以是氕分子(H₂)和氘分子(D₂)的总称，术语“氢”可以用作氕(H)和氘(D)的总称。

如下，根据本发明构思的示例实施方式的制造集成电路器件的方法将参考图1至10被详细描述。

图1是示出根据本发明构思的示例实施方式的集成电路器件100的重要部件的截面图。

参考图1，集成电路器件100可以包括具有有源区AC的衬底110、形成在有源区AC上的栅绝缘层120、形成在栅绝缘层120上的栅电极140、以及沿有源区AC和栅绝缘层120之间的界面形成的氢原子层114。

栅绝缘层120可以包括接触氢原子层114的下栅绝缘层122、形成在下栅绝缘层122上的界面层124、以及形成在界面层124上并且具有比下栅绝缘层122和界面层124的每个的介电常数大的介电常数的高k电介质层126。

衬底110可以包括半导体(例如Si或Ge)或化合物半导体(例如SiGe、SiC、GaAs、InAs或InP)。在一些示例实施方式中，衬底110可以包括III-V族材料、IV族材料或其组合。III-V族材料可以是二元化合物、三元化合物或四元化合物，这些化合物中的每一种包含至少一种III族元素和至少一种V族元素。III-V族材料可以是包括作为III族元素的铟(In)、镓(Ga)和铝(Al)中的至少一种元素以及作为V族元素的砷(As)、磷(P)和锑(Sb)中的至少一种元素的化合物。例如，III-V族材料可以包括InP、In_ZGa_1-ZAs(0≤z≤1)或Al_ZGa_1-ZAs(0≤z≤1)。二元化合物可以包括例如InP、GaAs、InAs、InSb、GaSb或其组合。三元化合物可以包括InGaP、InGaAs、AlInAs、InGaSb、GaAsSb、GaAsP或其组合。IV族材料可以包括硅(Si)或锗(Ge)。但是，可用于根据本发明构思的一些示例实施方式的集成电路器件的III-V族材料和IV族材料不限于此。III-V族材料以及IV族材料(例如锗)可以被用作用于低功率且高速的晶体管的沟道材料。通过使用包括具有比硅(Si)衬底的电子迁移率大的电子迁移率的III-V族材料(例如GaAs)的半导体衬底以及包括具有比硅(Si)衬底的空穴迁移率大的空穴迁移率的半导体材料(例如锗)的半导体衬底，可以形成高性能CMOS器件。在一些示例实施方式中，当NMOS晶体管形成在衬底110上时，衬底110可以包括以上描述的III-V族材料中的一种。在一些示例实施方式中，当PMOS晶体管形成在衬底110上时，衬底110的至少一部分可以包括Ge。在一些示例实施方式中，衬底110可具有绝缘体上硅(SOI)结构。衬底110可以包括导电区域，例如掺杂阱或掺杂结构。

氢原子层114中包含的氢原子可以与组成有源区AC的半导体元素结合。在一些示例实施方式中，氢原子层114可以包括¹H(H)原子(即氕原子)或²H(D)原子(即重氢或氘原子)。

在一些示例实施方式中，有源区由硅形成，组成氢原子层114的氢原子可以以Si-H键或Si-D键的形式设置在有源区AC的表面上。

图2A和2B是图1中描述的集成电路器件100的一些构造的放大图，用于示出沿有源区AC和下栅绝缘层122之间的界面110F(即在包括Si的衬底110的有源区AC的表面上)设置的氢原子层114A和114B。

图2A示出氢原子层114A包括¹H(H)原子的情形。图2B示出氢原子层114B包括²H(D)原子的情形。图2A和2B中示出的氢原子层114A和114B中的一种可以组成图1中示出的氢原子层114。

图2A和2B中示出的氢原子层114A和114B中包含的H原子或D原子可以在衬底110的有源区AC和下栅绝缘层122之间的界面处以Si-H键或Si-D键的形式出现，以减少其间的界面处的悬空键。氢原子层114A和114B可以用于使衬底110的有源区AC的表面钝化。

氢原子层114A和114B可以通过在氢气氛或在重氢气氛下退火衬底110的有源区AC的表面形成。

氢原子层114A和114B的形成工艺的具体细节基本上与图7中的氢原子层114的形成工艺的具体细节相同。

返回参考图1，下栅绝缘层122可以包括硅氧化物层、硅氮氧化物层或其组合。下栅绝缘层122可具有范围从到的厚度，但是其不限于此。

界面层124可以由具有等于或小于9(例如范围从1到9)的介电常数的低k电介质材料层形成。例如，界面层124可以包括硅氧化物层、硅氮氧化物层或其组合。界面层124可具有范围从到的厚度，但是其不限于此。

高k电介质层126可以由具有比下栅绝缘层122和界面层124中的每个的介电常数大的介电常数的材料形成。例如，高k电介质层126可具有范围从10到25的介电常数。

在一些示例实施方式中，高k电介质层126可以包括铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钽硅氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铒氧化物、镝氧化物、钆氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐或其组合，但是其不限于此。

高k电介质层126可以通过原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成。高k电介质层126可具有范围从到的厚度，但是其不限于此。

栅电极140可以包括用于调整功函数的含金属层以及在用于调整功函数的含金属层上的填隙金属层。在一些示例实施方式中，栅电极140可以包括其中金属氮化物层、金属层、导电盖层和填隙金属层被顺序堆叠的结构。金属氮化物层和金属层可以每个包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)、铅(Pb)或其组合。金属氮化物层和金属层的每个可以通过ALD工艺、金属有机ALD工艺或金属有机CVD工艺形成。导电盖层可以用作用于防止金属层的表面氧化的保护层。此外，导电盖层可以充当用于在金属层上容易地沉积另一导电层的润湿层。导电盖层可以包括金属氮化物，例如TiN、TaN或其组合，但是其不限于此。填隙金属层可以在导电盖层之上延伸。填隙金属层可以包括钨层。填隙金属层可以通过ALD工艺、CVD工艺或PVD工艺形成。填隙金属层可以完全填充由导电盖层的表面的台阶部分界定的凹陷区域，而没有不期望的空隙。在一些示例实施方式中，栅电极140可以包括TiAlC/TiN/W层叠结构、TiN/TaN/TiAlC/W层叠结构或TiN/TaN/TiN/TiAlC/TiN/W层叠结构。在层叠结构中，TiAlC层或TiN层可以充当用于调整功函数的含金属层。

图3A至3C是示出根据本发明构思的示例实施方式的集成电路器件200的视图。图3A是示出包括具有鳍型场效应晶体管(FinFET)的晶体管TR的集成电路器件的重要部件的透视图。图3B是沿图3A的线B-B'截取的截面图。图3C是沿图3A的线C-C'截取的截面图。在图3A至3C中，与图1中示出的附图标记相同的附图标记表示相同的元件，并且其讨论将不被给出。

集成电路器件200可以包括沿与衬底110的主表面垂直的方向(Z方向)从衬底110突出的鳍形有源区FA。鳍形有源区FA可以沿一方向(例如图3A至3C中的Y方向)延伸。器件隔离层112可以设置在衬底110上或中从而覆盖鳍形有源区FA的下部(即鳍形有源区FA的下侧壁)。鳍形有源区FA可以以鳍的形式高过器件隔离层112突出。

鳍形有源区FA可以包括基部区BA和在基部区BA上的沟道区CH。基部区BA和沟道区CH可以彼此连接。基部区BA的彼此对立的侧壁可以用器件隔离层112覆盖。

在一些示例实施方式中，鳍形有源区FA的沟道区CH可以由单一材料形成。例如，包括沟道区CH的鳍形有源区FA的整个区域可以由Si形成。在一些示例实施方式中，鳍形有源区FA的一部分可以由Ge形成并且其另一部分可以由Si形成。

栅绝缘层120可以形成为覆盖鳍形有源区FA的顶表面和彼此对立的侧壁。氢原子层114可以沿鳍形有源区FA的顶表面和彼此对立的侧壁与下栅绝缘层122之间的界面形成。栅电极140可以形成为覆盖鳍形有源区FA的顶表面和彼此对立的侧壁上的栅绝缘层120。

类似于参考图2A和2B说明的氢原子层114A和114B，组成氢原子层114的氢原子可以与组成鳍形有源区FA的半导体元素结合。例如，鳍形有源区FA可以由Si形成，组成氢原子层114的H原子或D原子可以以Si-H键或Si-D键的形式存在于鳍形有源区FA的表面上。

如图3C所示，集成电路器件200的氢原子层114、下栅绝缘层122和界面层124可以形成在鳍形有源区FA的顶表面和彼此对立的侧壁与栅电极140的底表面之间，并且可以面对栅电极140的底表面。高k电介质层126可以形成为面对栅电极140的底表面和彼此对立的侧壁。

器件隔离层112可以包括含硅绝缘层(例如硅氧化物层、硅氮化物层、硅氮氧化物层或硅碳氮化物层)、多晶硅或其组合。

一对源/漏区162可以在栅电极140的彼此对立的两侧形成在鳍形有源区FA中。该对源/漏区162可以是从鳍形有源区FA外延生长的半导体层。源/漏区162可以包括具有多个外延生长的SiGe层的嵌入SiGe结构、外延生长的Si层或外延生长的SiC层。

图3A和3C示出该对源/漏区162具有特定形状的情形，但是其不限于此。源/漏区162可具有各种横截面形状。

晶体管TR可以形成在鳍形有源区FA和栅电极140彼此交叉的部分中。晶体管TR可以是具有三维结构的MOS晶体管，其中沟道形成在鳍形有源区FA的顶表面和彼此对立的侧壁处。MOS晶体管可以组成NMOS晶体管或PMOS晶体管。

绝缘间隔物172可以形成在栅结构的彼此对立的侧壁处，栅结构包括从鳍形有源区FA的表面顺序层叠的氢原子层114、栅绝缘层120和栅电极140。如图3C所示，绝缘层174可以形成为覆盖绝缘间隔物172的不面对栅结构的侧壁。绝缘间隔物172可以由硅氮化物形成并且绝缘层174可以由硅氧化物形成，但是其不限于此。

图4示出根据本发明构思的示例实施方式的集成电路器件300的框图。在图4中，与图1中示出的附图标记相同的附图标记表示相同的元件，其讨论将不被给出。

参考图4，集成电路器件300可以包括第一区域I以及第二区域II。

第一区域I和第二区域II可以是同一衬底110上执行不同功能的区域。第一区域I和第二区域II可以彼此间隔开或可以彼此连接。

在一些示例实施方式中，第一区域I可以是用于形成高压晶体管的高压区域，相对高的工作电压被施加到该高压晶体管上，第二区域II可以是用于形成低压晶体管的低压区域，相对低的工作电压被施加到该低压晶体管上。例如，高压晶体管可具有等于或大于1伏的工作电压，低压晶体管可具有小于1伏的工作电压。

第一区域I可以是用于形成具有高可靠性的晶体管的区域，即使其阈值电压相对地高并且其开关速度不更快。在一些示例实施方式中，第一区域I可以是外围电路区，该外围电路区包括将外部数据输入到集成电路器件200的内部电路或将数据从集成电路器件200的内部电路输出到外部的外围电路。在一些示例实施方式中，第一区域I可以组成输入/输出(I/O)电路器件的一部分。

第二区域II可以是用于形成具有相对低的阈值电压和高开关速度的晶体管的区域。在一些示例实施方式中，第二区域II可以是单元阵列区，其中多个单位存储单元被布置成矩阵形式。例如，第二区域II可以是逻辑单元区域或存储单元区域。该逻辑区域可以包括如同执行诸如计数器或缓冲器的所需逻辑功能的标准单元的各种类型的逻辑单元。所述逻辑单元可以组成例如AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反向器)、ADD(加法器)、BUF(缓冲器)、DLY(延时)、FILL(过滤器)、多路选择器(MXT/MXIT)、OAI(OR/AND/INV)、AO(AND/OR)、AOI(AND/OR/INV)、延迟触发器、复位触发器、主从触发器或锁存器，但是其不限于此。存储单元区域可以包括SRAM单元区、DRAM单元区、MRAM单元区、RRAM单元区、PRAM单元区或其组合。

图5是示出根据本发明构思的示例实施方式的集成电路器件400的重要部件的截面图。在图5中，与图1至4中示出的附图标记相同的附图标记表示相同的元件，其讨论将不被给出。

参考图5，集成电路器件400可以包括具有第一区域I和第二区域II的衬底110、形成在第一区域I中的第一晶体管TR11、以及形成在第二区域II中的第二晶体管TR12。

第一区域I中的第一晶体管TR11可以包括第一栅绝缘层120A和第一栅电极140A，该第一栅绝缘层120A具有顺序地形成在衬底110的第一有源区AC1上的下栅绝缘层122A、第一界面层124A和第一高k电介质层126A。此外，氢原子层114可以沿第一有源区AC1和第一栅绝缘层120A之间的界面形成。类似于参考图2A说明的氢原子层114A，氢原子层114中包含的氢原子可以以Si-H键的形式存在于第一有源区AC1的表面上，或类似于参考图2B说明的氢原子层114B，氢原子层114中包含的氢原子可以以Si-D键的形式存在于第一有源区AC1的表面上。

第一栅绝缘层120A可具有第一厚度TH11。组成第一栅绝缘层120A的第一界面层124A和第一高k电介质层126A、以及第一栅电极140A的具体细节基本上与参考图1描述的组成栅绝缘层120的界面层124和高k电介质层126、以及栅电极140的具体细节相同。

第二区域II中的第二晶体管TR12可以包括第二栅绝缘层120B和覆盖第二栅绝缘层120B的第二栅电极140B，该第二栅绝缘层120B具有顺序地形成在衬底110的第二有源区AC2上的第二界面层124B和第二高k电介质层126B。

第二界面层124B、第二高k电介质层126B和第二栅电极140B可分别具有与参考图1说明的界面层124、高k电介质层126和栅电极140的构造基本上相同的构造。第二栅绝缘层120B可具有与第一栅绝缘层120A的构造基本上相同的构造，除了第二栅绝缘层120B不包括氢原子层114和下栅绝缘层122A。第二栅绝缘层120B可具有比第一厚度TH11小的第二厚度TH12。

图6A是示出根据本发明构思的示例实施方式的集成电路器件500的重要部件的平面图。图6B是示出图6A的线B1-B1'和B2-B2'的截面构造的截面图。图6C是示出图6A的线C1-C1'和C2-C2'的截面构造的截面图。在图6A至6C中，与参考图1至5说明的附图标记相同的附图标记表示相同的元件，并且将不给出其讨论。

参考图6A至6C，集成电路器件500可以分别在衬底110的第一区域I和第二区域II中包括第一晶体管TR21和第二晶体管TR22。第一晶体管TR21和第二晶体管TR22的每个可具有FinFET结构。

在一些示例实施方式中，第一区域I和第二区域II可以是在其中执行不同功能的区域。例如，第一区域I可以是用于形成高功率运行器件的区域，第二区域II可以是用于形成低功率运行器件的区域。例如，第一区域I可以是用于形成外围电路(例如输入/输出电路器件)的区域，第二区域II可以是用于形成存储器件或逻辑电路的区域。

第一栅电极140A可以在第一区域I中横过第一鳍形有源区FA1延伸，第一晶体管TR21可以形成在第一鳍形有源区FA1和第一栅电极140A彼此交叉的部分中。

第二栅电极140B可以在第二区域II中横过第二鳍形有源区FA2延伸，并且第二晶体管TR22可以形成在第二鳍形有源区FA2和第二栅电极140B彼此交叉的部分中。

第一晶体管TR21和第二晶体管TR22的每个可以组成NMOS晶体管或PMOS晶体管。

在图6A中，一个第一鳍形有源区FA1和一个第一栅电极140A形成在第一区域I中，一个第二鳍形有源区FA2和一个第二栅电极140B形成在第二区域II中，但是其不限于此。例如，多个鳍形有源区和多个栅电极可以形成在第一区域I中和第二区域II中。

第一晶体管TR21可以包括在衬底110的第一区域I中从衬底110突出的第一鳍形有源区FA1、以第一厚度TH21覆盖第一鳍形有源区FA1的第一沟道区CH1的顶表面和彼此对立的侧壁的第一栅绝缘层120A、覆盖第一鳍形有源区FA1的顶表面和彼此对立的侧壁上的第一栅绝缘层120A的第一栅电极140A、以及沿第一鳍形有源区FA1和第一栅绝缘层120A之间的界面形成的氢原子层114。第一栅绝缘层120A可以包括下栅绝缘层122A、第一界面层124A、以及第一高k电介质层126A。第一鳍形有源区FA1的第一基部区BA1的彼此对立的侧壁可以用器件隔离层112覆盖。

第二晶体管TR22可以包括在衬底110的第二区域II中从衬底110突出的第二鳍形有源区FA2、以小于第一厚度TH21的第二厚度TH22覆盖第二鳍形有源区FA2的第二沟道区CH2的顶表面和彼此对立的侧壁的第二栅绝缘层120B、以及覆盖第二鳍形有源区FA2的顶表面和彼此对立的侧壁上的第二栅绝缘层120B的第二栅电极140B。第二栅绝缘层120B可以包括第二界面层124B和第二高k电介质层126B。第二鳍形有源区FA2的第二基部区BA2的彼此对立的侧壁可以用器件隔离层112覆盖。

第一鳍形有源区FA1和第二鳍形有源区FA2的具体细节基本上与参考图3A至3C描述的鳍形有源区FA的具体细节相同。

如图6A和6C中所示，第一栅电极140A在第一鳍形有源区FA1的长度方向(Y方向)上的第一宽度W1可以大于第二栅电极140B在第二鳍形有源区FA2的长度方向(Y方向)上的第二宽度W2。

如图6C所示，在第一区域I中，氢原子层114、下栅绝缘层122A和第一界面层124A可以形成在第一鳍形有源区FA1的顶表面和彼此对立的侧壁与第一栅电极140A的底表面之间，并且可以面对第一栅电极140A的底表面。第一高k电介质层126A可以形成为面对第一栅电极140A的底表面和彼此对立的侧壁。此外，在第二区域II中，第二界面层124B可以形成在第二鳍形有源区FA2的顶表面和彼此对立的侧壁与第二栅电极140B的底表面之间，并且可以面对第二栅电极140B的底表面。第二高k电介质层126B可以形成为面对第二栅电极140B的底表面和彼此对立的侧壁。

下栅绝缘层122A、第一和第二界面层124A和124B、第一和第二高k电介质层126A和126B、以及第一和第二栅电极140A和140B的具体细节分别基本上与参考图1描述的下栅绝缘层122、界面层124、高k电介质层126和栅电极140的那些相同。

在第一区域I中，多个第一源/漏区162A可以在第一栅电极140A的彼此对立的两侧形成在第一鳍形有源区FA1中。此外，多个第二源/漏区162B可以在第二区域II中第二栅电极140B的彼此对立的两侧形成在第二鳍形有源区FA2中。

第一和第二源/漏区162A和162B可基本上具有与参考图3A至3C描述的源/漏区162的构造相同的构造。

图7A至7L是示出根据本发明构思的示例实施方式的制造集成电路器件的方法中的工艺操作的截面图。

参考图7A至7L，将描述制造图6A至6C中示出的集成电路器件500的示例方法。在图7A至7L中，与参考图1至6C说明的附图标记相同的附图标记表示相同的元件，并且将不给出其讨论。

参考图7A，包括第一区域I和第二区域II的衬底110可以被提供。多个垫氧化物层图案712以及多个掩模图案714可以形成在衬底110的第一区域I和第二区域II上。

所述多个垫氧化物层图案712以及所述多个掩模图案714可以在衬底110上彼此平行地沿一方向(例如Y方向)延伸。

在一些示例实施方式中，所述多个垫氧化物层图案712的每个可以包括通过热氧化衬底110的表面获得的氧化物层。所述多个掩模图案714的每个可以包括硅氮化物层、硅氮氧化物层、旋涂玻璃(SOG)层、硬掩模上旋涂(SOH)层、光致抗蚀剂层或其组合，但是其不限于此。

参考图7B，通过使用所述多个掩模图案714作为蚀刻掩模来部分地蚀刻衬底110，多个第一沟槽T1以及多个第二沟槽T2可以分别形成在第一区域I和第二区域II中。

通过形成所述多个第一和第二沟槽T1和T2，多个第一和第二初步鳍形有源区P1和P2可以分别形成在第一和第二区域I和II中。所述多个第一和第二初步鳍形有源区P1和P2的每个可以沿垂直于衬底110的主表面的方向(例如Z方向)从衬底110向上突出并且在一方向(例如Y方向)上延伸。通过所述多个第一和第二沟槽T1和T2，所述多个第一和第二初步鳍形有源区P1和P2的每个可具有暴露表面(即彼此对立的侧壁)。

参考图7C，在第一和第二区域I和II中，器件隔离层112可以形成为填充所述多个第一和第二沟槽T1和T2并且覆盖所述多个第一和第二初步鳍形有源区P1和P2的各暴露表面。

器件隔离层112可以通过等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体化学气相沉积(HDP CVD)工艺、感应耦合等离子体化学气相沉积(ICP CVD)工艺、电容耦合等离子体化学气相沉积(CCP CVD)工艺、流动式化学气相沉积(FCVD)工艺和/或旋涂工艺形成，但是其不限于此。

在形成器件隔离层112之后，器件隔离层112的上部可以被平坦化直到暴露所述多个掩模图案714。在此情形下，因为所述多个掩模图案714被部分地消耗，所以所述多个掩模图案714的高度可以减小。

参考图7D，在去除所述多个掩模图案714以及所述多个垫氧化物层图案712之后，可以执行用于去除器件隔离层112的一部分的凹进工艺。通过该凹进工艺，所述多个第一和第二初步鳍形有源区P1和P2的各自的顶表面和上侧壁可以暴露。

因此，第一和第二区域I和II中的器件隔离层112的高度可以减小，并且第一和第二区域I和II中的第一和第二初步鳍形有源区P1和P2的各自的上部可以突出而高于器件隔离层112。换言之，第一和第二区域I和II中的第一和第二初步鳍形有源区P1和P2的各自的顶表面和上侧壁可以暴露。

该凹进工艺可以利用干法蚀刻工艺、湿法蚀刻工艺或其组合工艺执行。

在所述多个掩模图案714的每个由硅氮化物形成的情况下，所述多个掩模图案714可以通过使用例如H₃PO₄的湿法蚀刻工艺被去除。所述多个垫氧化物层图案712可以通过使用例如稀释的HF(DHF)的湿法蚀刻工艺被去除。

器件隔离层112的凹进工艺可以通过使用NH₄OH溶液、四甲基氢氧化铵(TMAH)溶液和/或KOH溶液作为蚀刻剂的湿法蚀刻工艺执行，或可以通过干法蚀刻工艺例如感应耦合等离子体(ICP)工艺、变压器耦合等离子体(TCP)工艺、电子回旋共振(ECR)工艺或反应离子蚀刻(RIE)工艺执行。干法蚀刻工艺可以使用含氟气体(例如CF₄)、含氯气体(例如Cl₂)或HBr执行，但是其不限于此。

在凹进工艺期间，第一和第二区域I和II中的第一和第二初步鳍形有源区P1和P2的各自的上部可以暴露在蚀刻气氛(例如等离子体蚀刻气氛)中。因此，第一和第二初步鳍形有源区P1和P2的各自的暴露表面RSF可以被蚀刻气氛损伤，或者第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF的粗糙度，即鳍边缘粗糙度(FER)，可以增大。此外，由于用作蚀刻掩模图案的层的线边缘粗糙度，第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF的FER可以增大。

高度地按比例缩小的晶体管(例如具有等于或小于10nm的栅长度的晶体管)的鳍形有源区的FER可以导致鳍形有源区的不对称形状，并且使鳍形有源区的载流子迁移率降低。此外，高度地按比例缩小的晶体管的鳍形有源区的FER可以导致各种电缺陷(例如电流密度减小或泄漏电流增大)。

参考图7E，为了消除分别形成在第一和第二区域I和II中的第一和第二初步鳍形有源区P1和P2的各自的表面损伤并改善其各自的FER，在执行参考图7D描述的凹进工艺之后，第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF可以在氢气氛720中被退火。

在一些示例实施方式中，氢气氛720可以包括氕(H₂)气体或氘(D₂)气体。在其它示例实施方式中，氢气氛720可以包括不活泼气体(例如Ar、He、Ne或N₂)以及H₂气体和D₂气体的至少之一的混合气体。例如，该混合气体可以包括具有5至30体积百分数的量的氢气，但是其不限于此。

在一些示例实施方式中，氢气氛720中的退火可以在范围从600℃到900℃的温度以及范围从1到20托(torr)的压力下被执行5至60秒，但是其不限于此。

在氢气氛720中的退火工艺期间，氢促进的表面原子迁移可以在第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF(参考图7D)上被引起。通过氢促进的表面原子迁移，组成第一和第二初步鳍形有源区P1和P2的半导体原子(例如Si原子)可以从第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF的凸起部分移动，并且积聚在其凹陷部分中。因此，因为第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF的粗糙度减小并且其形态改变，所以第一和第二鳍形有源区FA1和FA2的每个可以形成为具有光滑的外表面。

此外，在氢气氛720中的退火工艺期间，保留在第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF上的反应副产物或污染物(例如HF_X或CH_X)可以被去除。

在通过参考图7D描述的器件隔离层112的凹进工艺暴露第一和第二初步鳍形有源区P1和P2的每个的表面RSF之后，氢气氛720中的退火工艺可以被直接执行，而不用执行湿法蚀刻工艺。因而，第一和第二初步鳍形有源区P1和P2可以被防止通过湿法蚀刻工艺消耗，由此防止第一和第二初步鳍形有源区P1和P2的每个的突出部分的宽度和高度的减小。结果，第一和第二鳍形有源区FA1和FA2的每个的下部宽度和上部宽度之间的差异可以减小。

在氢气氛720中的退火工艺期间，氢分子(例如H₂分子或D₂分子)可以被吸附在第一和第二鳍形有源区FA1和FA2的每个的表面上，并且氢原子可以与形成在第一和第二鳍形有源区FA1和FA2的表面上的悬空键位结合。因此，通过氢气氛720中的退火工艺，第一和第二初步鳍形有源区P1和P2的每个的暴露表面RSF(参考图7D)的平滑度可以提高。因此，每个具有光滑的外表面的第一和第二鳍形有源区FA1和FA2可以被形成。同时，氢原子层114可以形成为覆盖第一和第二鳍形有源区FA1和FA2的每个的光滑表面。

通过覆盖第一和第二鳍形有源区FA1和FA2的氢原子层114，第一和第二鳍形有源区FA1和FA2的每个可具有由组成氢原子层114的氢原子终止的表面。

在一些示例实施方式中，可以在第一和第二区域I和II中的第一和第二鳍形有源区FA1和FA2的各自的上部中进行用于调整阈值电压的离子注入工艺。用于调整阈值电压的离子注入工艺可以被执行使得作为杂质的硼(B)离子被注入第一和第二区域I和II中用于形成NMOS晶体管的区域中，以及作为杂质的磷(P)或砷(As)离子被注入第一和第二区域I和II中用于形成PMOS晶体管的区域中。用于调整阈值电压的离子注入工艺可以在形成参考图7E描述的氢原子层114之前或者在形成氢原子层114之后执行。

图7F至7H是示出示例工艺操作的截面图，所述示例工艺操作用于在第一和第二区域I和II中以氢原子层114覆盖的第一和第二鳍形有源区FA1和FA2上形成下栅绝缘层122A(参考图7H)。

参考图7F，氧化物层122P可以形成在第一和第二区域I和II中的氢原子层114上。

氧化物层122P可以是用于形成下栅绝缘层122A(参考图7H)的初步层，并且可以通过使用等离子体的第一氧化处理形成。

在一些示例实施方式中，为了通过第一氧化处理形成氧化物层122P，可以在等离子体处理装置中使用等离子体气氛在第一和第二鳍形有源区FA1和FA2上执行自由基氧化工艺(radical oxidation process)。在一些示例实施方式中，氧化物层122P可以在通过氧分子(O₂)气体以及不活泼气体获得的等离子体气氛中形成。在一些示例实施方式中，氧化物层122P可以在通过氧分子(O₂)气体、不活泼气体以及氢分子(H₂)气体获得的等离子体气氛中形成。例如，为了形成等离子体气氛，氧分子(O₂)气体以及不活泼气体可以被提供在等离子体处理装置内。或者，为了形成等离子体气氛，氧分子(O₂)气体、不活泼气体以及氢分子(H₂)气体可以被提供在等离子体处理装置中。通过控制等离子体气氛中的氧离子或氧自由基(oxygen radical)的量，氧化物层122P可以被形成为在氢原子层114上具有均一厚度。在此情形下，第一和第二鳍形有源区FA1和FA2的每个的FER可以不恶化，并且第一和第二鳍形有源区FA1和FA2的每个的外表面可以保持光滑表面状态。

第一氧化处理可以使用各种等离子体处理装置执行。例如，第一氧化处理可以使用径向线缝隙天线(RLSA)微波等离子体处理装置、远程等离子体处理装置、感应耦合等离子体(ICP)处理装置、电子回旋共振(ECR)等离子体处理装置、表面反射波等离子体处理装置或磁控等离子体处理装置来执行。

氧化物层122P可以形成为具有范围从10到的厚度，但是其不限于此。

参考图7G，可以通过在第一和第二区域I和II中使用蚀刻气氛730部分地去除氧化物层122P(参考图7F)使得第一和第二鳍形有源区FA1和FA2不被暴露，形成厚度减小的氧化物层122Q。

在一些示例实施方式中，蚀刻气氛730可以是湿法蚀刻气氛。例如，氧化物层122P可以使用HF溶液被部分地去除。因为第一和第二鳍形有源区FA1和FA2没有暴露在使用HF溶液去除氧化物层122P的一部分的工艺中，所以第一和第二鳍形有源区FA1和FA2可以被防止被湿法蚀刻消耗。因此，第一和第二鳍形有源区FA1和FA2的每个的FER可以不恶化，并且第一和第二鳍形有源区FA1和FA2的每个可具有光滑表面。此外，可以防止第一和第二鳍形有源区FA1和FA2在其宽度和高度上减小，由此减小第一和第二鳍形有源区FA1和FA2的每个的下部宽度和上部宽度之间的差异。

参考图7H，下栅绝缘层122A可以通过使用不用等离子体的第二氧化处理增大覆盖氢原子层114的厚度减小的氧化物层122Q的厚度来形成。

第二氧化处理可以通过使用蒸汽或者氢(H₂)气体和氧(O₂)气体的组合的原位蒸汽产生(ISSG)工艺来执行。通过使用ISSG工艺增大厚度减小的氧化物层122Q的厚度，可以获得具有优良膜性能的下栅绝缘层122A。

下栅绝缘层122A可以形成为覆盖第一和第二区域I和II中第一和第二鳍形有源区FA1和FA2的每个的顶表面和彼此对立的侧壁。

在一些示例实施方式中，下栅绝缘层122A可具有范围从10到的厚度，但是其不限于此。

在一些示例实施方式中，下栅绝缘层122A可以通过借助ISSG工艺增大厚度减小的氧化物层122Q的厚度并接着氮化处理厚度增大的氧化物层的一部分来被形成。下栅绝缘层122A可以由硅氮氧化物形成。氮化处理可以用去耦等离子体氮化(DPN)工艺执行。通过氮化处理获得的下栅绝缘层122A可以在其总厚度范围内在与下栅绝缘层122A的外表面相邻的内部部分中具有最高的氮浓度。例如，下栅绝缘层122A可在自下栅绝缘层122A的外表面起大约0.5nm的深度的内部部分中具有其中氮原子浓度为最大的氮浓度峰值区域。

参考图7I，当在第一区域I上形成掩模图案750以暴露第二区域II之后，第二区域II中的第二鳍形有源区FA2的光滑表面SSF可以通过去除第二区域II中的氢原子层114和下栅绝缘层122A被暴露。在第二区域II中氢原子层114和下栅绝缘层122A的去除期间，掩模图案750可以用于保护形成在第一区域I中的第一鳍形有源区FA1上的氢原子层114和下栅绝缘层122A。掩模图案750可以由光致抗蚀剂图案形成。

组成氢原子层114的氢原子中的一些可以保留在通过去除第二区域II中的氢原子层114和下栅绝缘层122A暴露的第二鳍形有源区FA2的光滑表面SSF上。

参考图7J，在去除覆盖第一区域I的掩模图案750(参考图7I)之后，第一界面层124A可以形成在第一区域I中以接触下栅绝缘层122A，第二界面层124B可以形成为在第二区域II中接触第二鳍形有源区FA2的光滑表面SSF。

在一些示例实施方式中，第二界面层124B可以通过氧化第二区域II中的第二鳍形有源区FA2的表面形成。第二区域II中的第二界面层124B可以用于消除第二鳍形有源区FA2和第二高k电介质层126B(参考图7K)之间的界面缺陷。

在一些示例实施方式中，第一界面层124A和第二界面层124B的每个可以由具有等于或小于9(例如范围从1到9)的介电常数的低k电介质材料层(例如硅氧化物、硅氮氧化物或其组合)形成。在另外的示例实施方式中，第一和第二界面层124A和124B的每个可以由硅酸盐、硅酸盐和硅氧化物的组合、或者硅酸盐和硅氮氧化物的组合形成。在一些示例实施方式中，第一和第二界面层124A和124B的每个可具有范围从5到的厚度，但是其不限于此。

在一些示例实施方式中，第一和第二界面层124A和124B可以被省略。

参考图7K，第一高k电介质层126A可以形成在第一区域I中的第一界面层124A上，第二高k电介质层126B可以形成在第二区域II中的第二界面层124B上。

在一些示例实施方式中，第一和第二高k电介质层126A和126B可以通过ALD工艺、CVD工艺或PVD工艺形成。第一和第二高k电介质层126A和126B的每个可具有范围从10到的厚度，但是其不限于此。

参考图7L，第一栅电极140A可以形成在第一区域I中的第一高k电介质层126A上，第二栅电极140B可以形成在第二区域II中的第二高k电介质层126B上。

在第一和第二区域I和II中形成第一和第二栅电极140A和140B之前或之后，第一和第二源/漏区162A和162B(参考图6C)可以分别形成在第一和第二鳍形有源区FA1和FA2中。

在一些示例实施方式中，第一和第二栅电极140A和140B中的至少一个可以通过置换多晶硅栅(RPG)工艺形成。作为用于通过RPG工艺形成第一和第二栅电极140A和140B的一示例工艺，在参考图7F至7H描述的形成下栅绝缘层122A之后，牺牲栅层(例如多晶硅)可以形成在下栅绝缘层122A上。接着，牺牲图案可以通过图案化牺牲栅层和下栅绝缘层122A的层叠结构形成，以及绝缘间隔物172(参考图6C)可以形成为覆盖牺牲图案的彼此对立的侧壁。接着，在第一区域I中，牺牲图案的牺牲栅层可以被去除并且下栅绝缘层122A可以通过由绝缘间隔物172界定的栅空间暴露。此外，在去除第二区域II中的牺牲图案的牺牲栅层之后，第二区域II中的氢原子层114和下栅绝缘层122A可以用参考图7I描述的方法去除，并且第二鳍形有源区FA2的光滑表面SSF可以在第二区域II中通过由栅间隔物172界定的栅空间暴露。

接着，通过参考图7J至7L描述的方法，第一和第二界面层124A和124B、第一和第二高k电介质层126A和126B、以及第一和第二栅电极140A和140B可以分别顺序地形成在第一和第二区域I和II中。

根据参考图7A至7L描述的集成电路器件500的制造方法，高度地按比例缩小的鳍形有源区(例如FA1或FA2)可以通过最小化其上部的宽度和下部的宽度之间的差异以及其表面粗糙度而被提供为具有光滑表面，相应地高度地按比例缩小的鳍型场效应晶体管(FET)的性能可以改善。

制造图6A至6C中示出的集成电路器件500的方法被参考图7A至7L描述，但是具有本文中示出的各种结构的集成电路器件(例如图1中示出的集成电路器件100、图3A至3C中示出的集成电路器件200和图5中示出的集成电路器件400)可以利用本公开的技术构思范围内的各种修改和改变的方法被容易地实现。

此外，制造包括具有三维结构的沟道的FinFET的集成电路器件的方法被参考图7A至7L描述，但是其不限于此。例如，通过本公开的技术特征的各种修改和改变，可以提供包括具有本公开的技术构思的特征的平面MOSFET的集成电路器件以及制造该集成电路器件的方法。

图8是示出根据本发明构思的示例实施方式的集成电路器件600的重要部件的截面图。在图8中，与参考图1至6说明的附图标记相同的附图标记表示相同的元件，并且将不给出其讨论。

参考图8，集成电路器件600的衬底110可以在第一区域I中包括彼此划分开的第一局部区域IA和第二局部区域IB。

第一局部区域IA和第二局部区域IB可以彼此间隔开或可以彼此连接。第一局部区域IA和第二局部区域IB的每个可以是用于形成具有高可靠性的晶体管的区域，即使其阈值电压相对地高并且其开关速度不更快。在一些示例实施方式中，第一局部区域IA和第二局部区域IB的每个可以组成输入/输出(I/O)电路器件的一部分。

集成电路器件600可以包括第一局部区域IA中的第一晶体管TR21和第二局部区域IB中的第三晶体管TR3。第一和第三晶体管TR21和TR3的每个可具有FinFET结构。第一晶体管TR21可基本上具有与参考图6A至6C说明的构造相同的构造。第三晶体管TR3可以包括具有第三沟道区CH3的第三鳍形有源区FA3，第三沟道区CH3有比第一晶体管TR21的第一沟道区CH1的宽度小的宽度。

第三鳍形有源区FA3可以通过类似于第一鳍形有源区FA1的形成工艺的形成工艺形成。在一些示例实施方式中，制造第三鳍形有源区FA3的方法可以不包括参考图7E描述的氢气氛720中的退火工艺。因此，氢原子层114可以不形成在第三晶体管TR3的上表面上。代替地，下栅绝缘层122A可以形成为接触第三晶体管TR3的上表面。

图9是示出根据本发明构思的示例实施方式的集成电路器件700的重要部件的截面图。在图9中，与参考图1至6说明的附图标记相同的附图标记表示相同的元件，并且将不给出其讨论。

参考图9，集成电路器件700的衬底110可以在第二区域II中包括彼此划分开的第三局部区域IIA和第四局部区域IIB。

第三局部区域IIA和第四局部区域IIB可以彼此间隔开或可以彼此连接。第三局部区域IIA和第四局部区域IIB的每个可以是用于形成低压晶体管的低压区域，相对低的操作电压被施加到该低压晶体管。在一些示例实施方式中，第三局部区域IIA和第四局部区域IIB的每个可以是在其中多个单位存储单元被布置成矩阵形式的单元阵列区。在一些示例实施方式中，第三局部区域IIA和第四局部区域IIB的每个可以是逻辑单元区或存储单元区。

集成电路器件700可以包括第三局部区域IIA中的第二晶体管TR22以及第四局部区域IIB中的第四晶体管TR4。第二和第四晶体管TR22和TR4的每个可具有Fin FET结构。第二晶体管TR22可基本上具有与参考图6A至6C说明的构造相同的构造。第四晶体管TR4可以包括具有第四沟道区CH4的第四鳍形有源区FA4，第四沟道区CH4有比第二晶体管TR22的第二沟道区CH2的宽度小的宽度。

第四鳍形有源区FA4可以通过类似于第二鳍形有源区FA2的形成工艺的形成工艺形成。在一些示例实施方式中，制造第三鳍形有源区FA4的方法可以不包括参考图7E描述的氢气氛720中的退火工艺。因此，第二界面层124B可以形成为接触第四晶体管TR4的上表面。

根据本发明构思的示例实施方式，具有光滑表面的高度地按比例缩小的鳍形有源区可以通过最小化其顶部宽度和底部宽度之间的差异并通过最小化其表面粗糙度被提供。因此，高度地按比例缩小的鳍型场效应晶体管(FET)的性能可以改善。

图10示出根据本发明构思的示例实施方式的电子系统2000的框图。

电子系统2000可以包括通过总线2050彼此连接的控制器2010、输入/输出(I/O)装置2020、存储器2030和接口2040。

控制器2010可以包括微处理器、数字信号处理器和类似处理器中的至少一种。I/O装置2020可以包括小键盘、键盘和显示器中的至少一种。存储器2030可以用于存储由控制器2010执行的命令。例如，存储器2030可以用于存储用户数据。

电子系统2000可以组成能够在无线通信装置中或者在无线环境下发送和/或接收信息的装置。电子系统2000的接口2040可以配置有通过无线通信网络发送和接收数据的无线接口。接口2040可以包括天线和/或无线收发器。在一示例实施方式中，电子系统2000可以用于第三代通信系统的通信接口协议，诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字移动电话(NADC)、扩展时分多址(E-TDMA)和宽带码分多址(WCDMA)。电子系统2000可以包括参考图1至8描述的根据本发明构思的示例实施方式的集成电路器件100、200、300、400、500、600和700以及在本发明构思的范围内的相对于这些集成电路器件的改型集成电路器件中的至少一种。

虽然已经参考本发明构思的示例实施方式具体地显示和描述了本发明构思，但是将被理解，可以对其进行形式和细节上的各种改变而不脱离权利要求的精神和范围。

本申请要求享有2015年7月30日在韩国知识产权局提交的第10-2015-0108149号韩国专利申请的权益和优先权，其公开通过引用被合并于此，如同其完整地被阐述一样。