包括结终端延伸结构的超结半导体器件及制造方法与流程

被称为电荷补偿或超结（SJ）半导体器件例如SJ绝缘栅场效应晶体管（SJ IGFET）的半导体器件基于在半导体衬底中的n和p掺杂区的相互空间电荷补偿，其允许在面积比（area-specific）通态电阻Ron x A和在负载端子例如源极和漏极之间的击穿电压Vbr之间的改进的折衷。SJ半导体器件的电荷补偿的性能取决于在n掺杂和p掺杂区之间的横向或水平电荷平衡。在负载端子之间例如在漂移区和主体区之间的pn结在主表面处的SJ半导体器件的边缘区域中是弯曲的。峰值电场一般出现在边缘区域中。因为击穿电压Vbr紧密地与最大电场有关，增加的电场的区域一般限制功率半导体器件的电压闭塞能力。

改进在边缘区域中的SJ半导体器件的电压闭塞能力是期望的。

技术实现要素：

本目的使用独立权利要求的主题来实现。从属权利要求指的是另外的实施例。

本公开涉及超结半导体器件，其包括在半导体主体的第一表面处并至少部分地围绕有源单元区域的结终端区域。结终端区域的内部分布置在结终端区域的外部分和有源区域之间。包括第一导电类型的第一区和第二导电类型的第二区的电荷补偿器件结构沿着第一横向方向交替地布置。第一表面区域对应于第一区到第一表面上的投影，而第二表面区域对应于第二区到第一表面上的投影。超结半导体器件还包括第一结终端延伸结构和第二结终端延伸结构中的至少一个。第一导电类型的第一掺杂剂构成第一结终端延伸结构。在结终端区域的外部分中，第一结终端延伸结构到第一表面上的投影区域至少部分地被包括在第二表面区域中并至少部分地从第一表面区域排除。第二导电类型的第二掺杂剂构成第二结终端延伸结构。在结终端区域的内部分中，第二结终端延伸结构到第一表面上的投影区域至少部分地被包括在第一表面区域中并至少部分地从第二表面区域排除。

本公开还涉及用于形成超结半导体器件的方法。该方法包括形成在半导体主体中的电荷补偿器件结构。电荷补偿器件结构包括沿着第一横向方向交替地布置的第一导电类型的第一区和第二导电类型的第二区。第一表面区域对应于第一区到第一表面上的投影。第二表面区域对应于第二区到第一表面上的投影。第一掩模在第一表面上形成。第一掩模至少部分地暴露第二表面区域并至少部分地覆盖在至少部分地围绕有源单元区域的结终端区域的外部分中的第一表面区域。第一导电类型的掺杂剂穿过至少部分地暴露的第二表面区域被引入半导体主体内。

本公开还涉及形成超结半导体器件的另一方法。该方法包括形成在半导体主体中的电荷补偿器件结构。电荷补偿器件结构包括沿着第一横向方向交替地布置的第一导电类型的第一区和第二导电类型的第二区。第一表面区域对应于第一区到第一表面上的投影。第二表面区域对应于第二区到第一表面上的投影。第二掩模在第一表面上形成。第二掩模至少部分地暴露第一表面区域并至少部分地覆盖在外部分和有源单元区域之间的结终端区域的内部分中的第二表面区域。第二导电类型的掺杂剂穿过至少部分地暴露的第一表面区域被引入半导体主体内。

本领域中的技术人员在阅读下面的详细描述时和在观看附图时将认识到附加的特征和优点。

附图说明

附图被包括以提供对本发明的进一步理解并被合并在本说明书中并构成本说明书的一部分。附图示出本发明的实施例且连同描述一起用来解释本发明的原理。本发明的其它实施例和意图的优点将容易被认识到，因为它们通过参考下面的详细描述变得更好理解。

图1A是包括晶体管单元区域和结终端区域的超结半导体器件部分的实施例的示意性顶视图。

图1B是沿着切割线A-A的图1的超结半导体器件部分的示意性横截面视图。

图2示出包括晶体管单元区域和结终端区域的超结半导体器件部分的实施例的示意性顶视图和横截面视图。

图3是作为SJ晶体管类型的示例的SJ晶体管单元的示意性横截面视图。

图4是SJ晶体管单元的并联连接的示意性电路图。

图5A是包括晶体管单元区域和结终端区域的超结半导体器件部分的实施例的示意性顶视图。

图5B是沿着切割线D-D的图5A的超结半导体器件部分的示意性横截面视图。

图6示出包括晶体管单元区域和结终端区域的超结半导体器件部分的实施例的示意性顶视图和横截面视图。

图7是p或n掺杂电荷补偿区的形状的顶视图的示意图。

图8是包括圆形电荷补偿区的超结半导体器件部分的实施例的示意性顶视图。

图9是包括完全由结终端区域围绕的有源单元区域的SJ半导体器件的顶视图。

图10是结终端延伸结构的实施例的示意性横截面区域。

图11是示出沿着横向方向从有源单元区域穿过结终端区域的在SJ半导体器件的表面处的电场轮廓的曲线图。

图12是用于示出制造SJ半导体器件的方法的示意性流程图。

图13是用于示出制造SJ半导体器件的第一结终端延伸结构的方法的半导体主体的示意性横截面视图。

图14是用于示出制造SJ半导体器件的第二结终端延伸结构的方法的半导体主体的示意性横截面视图。

图15A到15C是用于示出制造SJ半导体器件的第二结终端延伸结构的另一方法的示意性横截面视图。

具体实施方式

在下面的详细描述中，参考形成其一部分的附图，且其中作为例证示出其中本发明可被实施的特定实施例。应理解，可利用其它实施例且可做出结构或逻辑变化而不脱离本发明的范围。例如，对一个实施例示出或描述的特征可在其它实施例上或结合其它实施例来使用以产生又一另外的实施例。意图是本发明包括这样的修改和变化。使用不应被解释为限制所附权利要求的范围的特定语言描述示例。附图并不按比例且仅为了例证的目的。为了清楚起见，相同的元件在不同的附图中由对应的参考指定，除非另有说明。

术语“具有”、“包含”、“包括”、“含有”等是开放的，且术语指示所陈述的结构、元件或特征的存在，但不排除附加的元件或特征的存在。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文清楚地另有指示。

术语“电连接”描述在电连接的元件之间的永久低欧姆连接，例如在所关注的元件之间的直接接触或经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括，适合于信号传输的一个或多个介于中间的元件可存在于电耦合的元件例如暂时提供在第一状态中的低欧姆连接和在第二状态中的高欧姆电解耦合的元件之间。

附图通过指示紧接于掺杂类型“n”或“p”的“-”或“+”而示出相对掺杂浓度。例如，“n^-”意指比“n”掺杂区的掺杂浓度低的掺杂浓度，而“n⁺”掺杂区具有比“n”掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区并不必然具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可具有相同或不同的绝对掺杂浓度。

在下面的描述中使用的术语“晶片”、“衬底”、“半导体主体”或“半导体衬底”可包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅（Si）、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂和非掺杂半导体、由基本半导体基础支持的硅的外延层和其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗（SiGe）、锗（Ge）或砷化镓（GaAs）。根据其它实施例，碳化硅（SiC）或氮化镓（GaN）可形成半导体衬底材料。

如在本说明书中使用的术语“水平”意图描述基本上平行于半导体衬底或主体的第一或主表面的取向。这可例如是晶片或管芯的表面。

如在本说明书中使用的术语“垂直”意图描述基本上布置成垂直于半导体衬底或主体的第一表面、即平行于第一表面的法线方向的取向。

在本说明书中，半导体衬底或半导体主体的第二表面被考虑为由半导体衬底的下或背侧表面形成，而第一表面被考虑为由半导体衬底的上、前或主表面形成。如在本说明书中使用的术语“在……上面”和“在……下面”因此描述结构特征对于另一结构特征的相对位置。

在本说明书中，示出包括p^-掺杂和n^-掺杂半导体区的实施例。可替换地，半导体器件可形成有相对的掺杂关系，使得所示出的p掺杂区是n掺杂的，而所示出的n掺杂区是p掺杂的。

半导体器件可具有终端接触，例如允许与集成电路或被包括在半导体主体中的隐藏半导体器件进行电接触的接触焊盘（或电极）。电极可包括施加到半导体芯片的半导体材料的一个或多个电极金属层。电极金属层可被制造有任何期望几何形状和任何期望材料成分。电极金属层可例如是覆盖区域的层的形式。任何期望金属例如Al、W、Cu、Ni、Sn、Au、Ag、Pt、Pd和这些金属中的一个或多个的合金可用作该材料。一个或多个电极金属层不需要是同质的或由仅仅一种材料制造，也就是说，包含在一个或多个电极金属层中的材料的各种成分和浓度是可能的。作为示例，电极层可形成所需尺寸足够大以与电线接合。

在本文公开的实施例中，施加一个或多个传导层，特别是导电层。应认识到，任何术语例如“被形成”或“被施加”意味着覆盖施加层的差不多所有种类和技术。特别是，它们意味着覆盖其中层作为整体被同时施加的技术，像例如层压技术以及其中层以连续的方式被沉积的技术，像例如溅射、电镀、模塑、CVD（化学气相沉积）、物理气相沉积（PVD）、蒸发、混合物理-化学气相沉积（HPCVD）等。

被施加的传导层可尤其包括金属例如Cu或Sn或其合金的层、导电膏层和接合材料层中的一个或多个。金属层可以是同质层。导电膏可包括分布在可蒸发或可固化的聚合物材料中的金属颗粒，其中膏可以是流动的、粘性的或像蜡的。接合材料可被施加以电气和机械地将半导体芯片例如连接到载体，例如到接触芯片。可使用软焊接材料或特别是能够形成扩散焊接接合的焊接材料，例如包括Sn、SnAg、SnAu、SnCu、In、InAg、InCu和InAu中的一个或多个的焊接材料。

切割过程可用于将晶片分成各个芯片。可应用用于切割的任何技术，例如刀片切割（锯切）、激光切割、蚀刻等。可通过以下来切割半导体主体例如半导体晶片：将半导体晶片施加在带上特别是切割带上，例如根据上面提到的技术中的一种或多种将切割图案特别是矩形图案施加到半导体晶片，并例如沿着在带的平面中的四个正交方向拉带。通过拉带，半导体晶片变得分成多个半导体管芯（芯片）。

在图1A的示意性顶视图100中示出超结半导体器件部分的实施例。

在图1B中示出沿着图1A的切割线A-A的示意性横截面视图101。

SJ半导体器件包括在至少部分地围绕有源单元区域108的半导体主体106的第一表面104处的结终端区域102。结终端区域102的内部分110布置在结终端区域102的外部分112和有源单元区域108之间。沿着第一横向方向x交替地布置包括第一导电类型的第一区114和第二导电类型的第二区116的电荷补偿器件结构。

第一表面区域118对应于第一区114到第一表面104上的投影。第二表面区域120对应于第二区116到第一表面104上的投影。第一导电类型的第一掺杂剂构成第一结终端延伸结构122，其邻接在结终端区域102的外部分112中的第一表面104。第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域120中并至少部分地从第一表面区域118排除。第二导电类型的第二掺杂剂构成第二结终端延伸结构124。在结终端区域102的内部分110中，第二结终端延伸结构124到第一表面104上的投影区域至少部分地被包括在第一表面区域118中并至少部分地从第二表面区域120排除。

第一结终端延伸结构122可毗邻第一表面104或被掩埋在第一表面104之下的半导体主体106中。同样，第二结终端延伸结构122可毗邻第一表面104或被掩埋在第一表面104之下的半导体主体106中。可通过深离子注入过程和/或通过在第一和/或第二结终端延伸结构122、124上形成一个或多个外延层来执行在半导体主体106中掩埋第一和/或第二结终端延伸结构122、124。电荷补偿器件结构可与在结终端区域102中的第一表面104毗邻或间隔开。

在有源单元区域108中，另外的半导体元件例如源极区、主体区、栅极电介质、栅极电极可布置在区域121中的第一表面处。

在一些实施例中，第二掺杂剂在结终端区域102的外部分112中缺乏。换句话说，第二结终端延伸结构124在结终端区域102的外部分112中缺乏。

在一些实施例中，第一掺杂剂在结终端区域102的内部分110中缺乏。换句话说，第一结终端延伸结构122在结终端区域102的内部分110中缺乏。

在一些实施例中，电荷补偿器件结构和第一结终端延伸结构122在结终端区域102的外部分112中缺乏。电荷补偿器件结构可由例如对应于用作有源单元区域108中的漂移区的外延层或衬底的一部分的本征轻p或轻n掺杂区代替。

在一些实施例中，电荷补偿器件结构和第二结终端延伸结构124在结终端区域102的内部分110中缺乏。电荷补偿器件结构可由例如对应于用作有源单元区域108中的漂移区的外延层或衬底的一部分的本征轻p或轻n掺杂区代替。

在一些实施例中，构成第二结终端延伸结构124的第二掺杂剂的剂量在5 x 10¹¹ cm^-2和5 x 10¹² cm^-2之间变动。

在一些实施例中，构成第一结终端延伸结构122的第一掺杂剂的剂量在5 x 10¹¹ cm^-2和5 x 10¹² cm^-2之间变动。

在一些实施例中，第一掺杂剂的元素和构成第一区114的掺杂剂的元素是不同的。

在一些实施例中，第二掺杂剂的元素和构成第二区116的掺杂剂的元素是不同的。

在硅中的示例n型掺杂剂包括磷（P）、砷（As）和锑（Sb）。在硅中的p型掺杂剂的示例包括硼（B）、镓（Ga）和铝（Al）。

在一些实施例中，包括第一和第二区114、116的电荷补偿器件结构通过多外延生长技术来形成。在一些其它实施例中，包括第一和第二区114、116的电荷补偿器件结构通过深沟槽技术来形成。在又其它的实施例中，多外延生长技术和深沟槽技术的组合用于形成电荷补偿器件结构。例如，电荷补偿器件结构的下部分可通过深沟槽技术来形成，而电荷补偿器件结构的上部分可通过多外延生长技术来形成。电荷补偿器件结构的下部分也可通过多外延生长技术来形成，而电荷补偿器件结构的上部分可通过深沟槽技术来形成。

第一和/或第二区114、116沿着横向方向x的宽度在结终端区域102中可以是恒定的或变化的，例如随着离有源单元区域108的距离的增加而减小。

在示意性顶视图200的另一部分和沿着切割线B-B和C-C的示意性横截面视图201、202中示出超结半导体器件的实施例。

类似于图1A和1B所示的SJ半导体器件，在顶视图200和横截面视图201、202中所示的SJ半导体器件中，在结终端区域102的外部分112中，第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域120中并至少部分地从第一表面区域118排除。在结终端区域102的内部分110中，第二结终端延伸结构124到第一表面104上的投影区域至少部分地被包括在第一表面区域118中并至少部分地从第二表面区域120排除。

在图3的横截面视图300中示出在图1B的有源单元区域108的区域121中的SJ晶体管元件的实施例。SJ半导体器件是垂直超结（SJ）n沟道场效应晶体管（NFET）。垂直SJ NFET包括在电荷补偿器件结构的第一和第二区114、116与n⁺掺杂漏极区135之间的可选的n掺杂场停止或缓冲区134。在有源单元区域108中的第二区116中的每一个区邻接p掺杂主体区137的底侧。p掺杂主体区137经由可选的p⁺掺杂主体接触区141在半导体主体106的第一表面104处电耦合到源极接触138。N⁺掺杂源极区142邻接第一表面104并电耦合到源极接触138。包括栅极电介质144和栅极电极145的栅极结构布置在第一表面104处的半导体主体106上并配置成通过场效应来控制在沟道区147中的导电性。因而可控制在第一表面104处的源极接触138和在第二侧面148处的漏极接触146之间的电流。源极和漏极接触138、146可包括导电材料，例如一个或多个金属和/或一个或多个高掺杂半导体材料。

图3所示的垂直SJ NFET是包括电荷补偿器件结构的SJ半导体器件的一个示例。其它实施例可包括例如垂直SJ p沟道FET、包括在公共侧处的源极和漏极接触的横向SJ FET、横向或垂直SJ绝缘栅双极晶体管（SJ IGBT）。

图3所示的垂直SJ NFET的晶体管单元并联地电连接，如在图4的示意性电路图中所示的。通过将晶体管单元1……n的源极电极互连到公共源极接触S、通过将晶体管单元1……n的栅极电极互连到公共栅极接触G并通过将晶体管单元1……n的漏极电极互连到公共漏极接触D来实现并联连接。

在上面所示的实施例中的第一和第二区114、116的数量可以是不同的，即比关于内部分110、中间部分111和外部分112中的每一个所示的特定数量小或大。

在图5A的示意性顶视图500中示出超结半导体器件部分的实施例。

在图5B中示出沿着图5A的切割线D-D的示意性横截面视图501。

除了图1A、1B所示的SJ半导体器件以外，在图5A的示意性顶视图500中所示的SJ半导体器件还包括结终端区域102的中间部分111，中间部分111布置在结终端区域102的外部分112和内部分110之间。在结终端区域102的中间部分111中，第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域120中并至少部分地从第一表面区域118排除，且第二结终端延伸结构124到第一表面104上的投影区域至少部分地被包括在第一表面区域118中并至少部分地从第二表面区域120排除。

类似于图5A和5B所示的SJ半导体器件，在图6的顶视图600中所示的SJ半导体器件中，除了图2所示的SJ半导体器件部分的顶视图200和横截面视图201、202以外，结终端区域102还包括中间部分111。沿着在结终端区域102的外部分112中的切割线E-E取得横截面视图601。沿着在结终端区域102的中间部分111中的切割线F-F取得横截面视图602。沿着在结终端区域102的内部分110中的切割线G-G取得横截面视图603。

类似于图5B的横截面视图501的结终端区域102的中间部分111，在图6所示的SJ半导体器件部分的中间部分111的横截面视图602中，第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域120中并至少部分地从第一表面区域118排除，且第二结终端延伸结构124到第一表面104上的投影区域至少部分地被包括在第一表面区域118中并至少部分地从第二表面区域120排除。

根据上面的实施例，电荷补偿结构的第一和第二区114、116作为沿着第二横向方向y的长条并联地延伸。根据另一实施例，第一区114是关于顶视图由构成第二导电类型的连续区的第二区116围绕的第一导电类型的分开的柱状物或第一导电类型的岛。根据另一实施例，第二区116是关于顶视图由构成第一导电类型的连续区的第一区114围绕的第二导电类型的分开的柱状物或岛。第一区114或第二区116的顶视图可以是正方形形状的、矩形的、圆形的、多边形的或椭圆形的。在图7的示意性顶视图中示出形状的示例。

在图8的示意性顶视图800中示出包括圆形第二区116的超结半导体器件部分的实施例。

圆形第二区116由连续的第一区114围绕，所述第一区114从有源单元区域108延伸，穿过结终端区域102的内部分110并穿过结终端区域102的外部分112。

在结终端区域102的外部分112中，第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域120中并至少部分地从第一表面区域118排除。第一结终端延伸结构122到第一表面104上的投影区域示例性地被示为圆形和正方形区域。根据其它实施例，可使用或组合其它形状。在图7中示出形状的一些另外的示例。可应用其它形状。

在结终端区域102的内部分110中，第二结终端延伸结构124到第一表面104上的投影区域至少部分地被包括在第一表面区域118中并至少部分地从第二表面区域120排除。第二结终端延伸结构124到第一表面104上的投影区域示例性地被示为圆形、多边形和十字形区域。根据其它实施例，可使用或组合其它形状。在图7中示出形状的一些另外的示例。可应用其它形状。

在图9的示意性顶视图900中示出SJ半导体器件的实施例。有源单元区域108由结终端区域102完全围绕。

在一些实施例中，结终端区域的延伸部分w沿着横向方向x在30 µm和1000 µm之间变动。

在图10的横截面视图150中示出SJ半导体器件的实施例。

SJ另外的半导体器件包括结终端区域102的最外面部分113。外部分112布置在最外面部分113和内部分110之间。在结终端区域102的最外面部分113中，第一结终端延伸结构122到第一表面104上的投影区域至少部分地被包括在第二表面区域中并至少部分地被包括在第一表面区域中。

本文所述的实施例提供了在p掺杂结终端区域和n掺杂结终端区域之间的较平滑过渡的技术益处，导致在SJ半导体器件的阻断电压操作中的结终端区域102中的降低的电场峰值强度。

在图11的曲线中，沿着从有源单元区域108穿过结终端区域102的横向方向示出在SJ半导体器件的第一表面104处的电场的模拟轮廓。

曲线R表示没有在结终端区域102的外部分112中的第一结终端延伸结构122的中断且没有在结终端区域102的内部分110中的第二结终端延伸结构124的中断的SJ半导体器件。

与上述实施例相关联的电场曲线被表示为E1、E2、E3、E4、E5并允许在结终端区域102中的电场峰值的减小，曲线关于结终端区域102的中间部分111的宽度而不同。

图12是用于示出制造SJ半导体器件的方法160的示意性流程图。

将认识到，虽然方法160在下面被示出和描述为一系列动作或事件，这样的动作或事件的所示排序并不应在限制性的意义上被解释。例如，一些动作可以按与本文所示和/或所述的顺序不同的顺序和/或与其它动作或事件同时出现。此外，不是所有示出的动作都可能需要来实现本文的公开的实施例的一个或多个方面。此外，可以在一个或多个单独的动作和/或阶段中执行本文所述的一个或多个动作。

过程特征S100包括形成在半导体主体中的电荷补偿器件结构，电荷补偿器件结构包括沿着第一横向方向交替地布置的第一导电类型的第一区和第二导电类型的第二区，第一表面区域对应于第一区到第一表面上的投影，以及第二表面区域对应于第二区到第一表面上的投影。在一些其它实施例中，包括第一和第二区的电荷补偿器件结构通过深沟槽技术来形成。在又其它的实施例中，多外延生长技术和深沟槽技术的组合用于形成的电荷补偿器件结构。例如，电荷补偿器件结构的下部分可通过深沟槽技术来形成，而电荷补偿器件结构的上部分可通过多外延生长技术来形成。电荷补偿器件结构的下部分也可通过多外延生长技术来形成，而电荷补偿器件结构的上部分可通过深沟槽技术来形成。

过程特征S110包括在第一表面上形成第一掩模，第一掩模至少部分地暴露第二表面区域并至少部分地覆盖在至少部分地围绕有源区域的结终端区域的外部分中的第一表面区域。可通过例如光刻图案化硬掩模和/或抗蚀剂掩模来形成掩模。

过程特征S120包括将第一导电类型的掺杂剂穿过至少部分地暴露的第二表面区域引入到半导体主体内。可通过例如离子注入和/或扩散来引入掺杂剂。

在一些其它实施例中，过程特征S110包括在第一表面上形成第二掩模，第二掩模至少部分地暴露第一表面区域并至少部分地覆盖在外部分和有源单元区域之间的结终端区域的内部分中的第二表面区域。可通过例如光刻图案化硬掩模和/或抗蚀剂掩模来形成掩模。过程特征S120可以包括将第二导电类型的掺杂剂穿过至少部分地暴露的第一表面区域引入到半导体主体内。可通过例如离子注入和/或扩散来引入掺杂剂。

参考图13的示意性横截面视图，第一导电类型的掺杂剂穿过在第一表面104处的外部分112中的至少部分地暴露的第二表面区域120被引入到半导体主体106内。第二表面区域120通过图案化的第一掩模170例如光刻地图案化的硬掩模和/或抗蚀剂掩模来至少部分地暴露。掺杂剂可通过离子注入和/或扩散来被引入并构成第一结终端延伸结构122。

参考图14的示意性横截面视图，在第一表面104上形成第二掩模171，例如图案化的硬掩模和/或抗蚀剂掩模。第二掩模171至少部分地暴露第一表面区域118并至少部分地覆盖在结终端区域102的内部分110中的第二表面区域120。第二导电类型的掺杂剂穿过至少部分地暴露的第一表面区域118被引入到半导体主体106内。掺杂剂可通过扩散和/或离子注入来被引入并构成第二结终端延伸结构124。

在图15A到15C的示意性横截面视图中示出形成第二结终端延伸结构124的另一实施例。

参考图15A的示意性横截面视图，第二导电类型的掺杂剂在结终端区域102的内部分110中例如通过扩散和/或离子注入被引入半导体主体106内并构成第二结终端延伸结构124。

参考图15B的示意性横截面视图，沟槽从第一表面104被形成到半导体主体106内，其中沟槽的一部分位于内部分110中，从而移除事先引入的第二导电类型的掺杂剂的部分。可通过适当的蚀刻过程（例如干蚀刻，诸如反应离子蚀刻）来形成沟槽。

参考图15C的示意性横截面视图，在沟槽中例如通过外延生长过程形成第二导电类型的第二区116。由于通过形成沟槽而部分地移除第二导电类型的掺杂剂，第二结终端延伸结构124在第二区116到第一表面104上的投影区域中缺乏。

可在上面所述的过程之后、之前、之间或与上面所述的过程一起执行附加的过程。附加的过程可包括例如源极、漏极、栅极、接触、电介质的形成。

虽然在本文已经示出和描述特定的实施例，但本领域中的普通技术人员将认识到，多种替换和/或等效实现可代替所示和所述的特定实施例，而不脱离本发明的范围。该申请意在覆盖本文讨论的特定实施例的任何改编或变化。因此，意图是本发明仅由权利要求及其等效形式限制。