半导体装置及其制造方法与流程

本说明书所公开的技术涉及一种半导体装置及其制造方法。

背景技术：

已知一种具有被形成在硅基板的上表面上的沟槽的二极管。例如，在单一的硅基板上形成有二极管与IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极性晶体管)的半导体装置(所谓的RC-IGBT(Reverse Conducting Insulated Gate Bipolar Transistor，反向导通型绝缘栅双极性晶体管))中，在IGBT区域内形成有沟槽型的栅电极并且在二极管区域内也形成有与栅电极同样地被配置在沟槽内的电极。在如此而具有沟槽电极的二极管中，以对硅基板的上表面进行覆盖的方式配置有层间绝缘膜，并且在该层间绝缘膜上配置有上部电极层(阳极电极)。沟槽电极通过层间绝缘膜而与上部电极层绝缘。此外，在层间绝缘膜上设置有接触孔，并且在该接触孔内也配置有上部电极层。在接触孔内，上部电极层与硅基板连接。在该结构的二极管中，接触孔相对于层间绝缘膜的上表面呈凹状凹陷，并且沿着凹状的接触孔而形成有上部电极层。因此，在上部电极层的上表面上也形成有凹部。当在上部电极层的上表面上形成有凹部时，通过二极管动作时的温度变化而容易在凹部的附近产生较高的热应力。通过热应力反复增加，从而有可能会在上部电极层上产生裂纹。

在专利文献1中公开了一种使上部电极层的上表面平坦化的半导体装置。在该半导体装置中，在层间绝缘膜上设置有宽度较窄的接触孔。在该接触孔的底部配置有较薄的第一金属层(由Ti、TiN等构成的势垒金属)。在第一金属层的上部配置有第二金属层(钨)。通过第二金属层而无间隙地使接触孔被填埋。由于层间绝缘膜的上表面与第二金属层的上表面被配置于大致相同的高度，因此通过这些上表面而构成大致平坦的平面。上部电极层对层间绝缘膜的上表面与接触金属层的上表面(即，平坦的平面)进行覆盖。由于上部电极层被形成在平坦的平面上，因此上部电极层的上表面也被平坦化。由此，在上部电极层上不易产生热应力，从而不易在上部电极层上产生裂纹。上部电极层经由第一金属层和第二金属层而与硅基板连接。通过将该技术应用在上述的二极管(具有沟槽电极的二极管)上，从而能够使二极管的上部电极层平坦化。

在专利文献2中公开了具有势垒区与柱区的二极管。更详细而言，在该二极管中且在硅基板内，形成有阳极区、势垒区、柱区、漂移区以及阴极区。阳极区为与上部电极层(阳极电极)以低电阻的方式进行连接的p型区。势垒区为被配置在阳极区的下侧的n型区。柱区为从与上部电极层相接的位置起延伸至与势垒区相接的位置为止的n型区。在柱区与上部电极层之间存在相对于从柱区起朝向上部电极层流动的电流的较高的势垒(所谓的肖特基势垒)。漂移区为被配置在势垒区的下侧的n型区。漂移区的n型杂质浓度与势垒区的n型杂质浓度相比而较低。阴极区被配置在漂移区的下侧，并且所述阴极区为与下部电极层(阴极电极)连接的n型区。阴极区的n型杂质浓度与漂移区的n型杂质浓度相比而较高。

在专利文献2的二极管中，当使上部电极层的电位上升时，电子开始从下部电极层起经由阴极区、漂移区、势垒区以及柱区而流向上部电极层。即，在上部电极层的电位未上升结束的阶段中，二极管中流动有电子。由于势垒区经由柱区而与上部电极层连接，因此在该阶段中势垒区与上部电极层之间的电位差较小。因此，在势垒区与阳极区的界面的pn结上不容易产生电位差，并且在该阶段中，该pn结未导通。当使上部电极层的电位进一步上升时，由上述的电子实现的电流增加，并且势垒区与上部电极层之间的电位差变大。当该电位差达到预定的电位差时，势垒区与阳极区的界面的pn结将导通，并且空穴将从上部电极层起经由阳极区、势垒区而流入漂移区。如此，在该二极管中，在势垒区与阳极区的界面的pn结导通之前，电子经由势垒区与柱区而流动。因此，pn结导通的时刻延迟，从而抑制了空穴流入漂移区的情况。因此，在该二极管的反向恢复动作时，从漂移区被排出到上部电极层的空穴较少。因此，在该二极管中，反向恢复电流较小，从而抑制了反射恢复动作时的损失。此外，在二极管上被施加有反向电压的状态下，由于柱区与上部电极层之间存在较高的肖特基势垒，因此抑制了经由柱区而流动的漏电流。

在先技术文献

专利文献

专利文献1：日本特开2014-192351号公报

专利文献2：日本特开2013-048230号公报

技术实现要素：

发明所要解决的课题

本申请发明人对将上述的三个技术(即，具有沟槽电极的二极管、使上部电极层平坦化的技术、以及具有势垒区与柱区的二极管)组合的情况进行研究。如果要将这三个技术进行组合，则在柱区与上部电极层之间的连接部处会产生问题。即，在将上述的三个技术组合的情况下，则需要在层间绝缘膜上形成接触孔并且穿过该接触孔而对上部电极层与柱区进行连接。另一方面，需要在柱区与上部电极层之间形成上述的肖特基势垒。由于在专利文献2的技术中被形成在接触部上的第一金属层(势垒金属)无法与柱区(n型硅)肖特基接触，因此无法使用在与柱区的连接部上。为了与柱区(n型硅)肖特基接触，需要将具有特定的功函数(例如，4.25～5.05eV)的金属(例如，AlSi等)形成在柱区上。此处，当将能够肖特基接触的金属较薄地形成在柱区上时，会产生金属与硅基板的相互扩散从而无法在这些界面上获得预期的特性。因此，能够肖特基接触的金属需要以一定程度以上的厚度而形成在柱区上。然而，作为能够肖特基接触的金属，通常已知的金属的填埋性较差，从而难以在宽度较窄的接触孔内较厚地进行堆积。当使这样的金属较厚地堆积在宽度较窄的接触孔内时，接触孔不完全地被金属层填埋，从而会在接触孔内(即，金属层的内部)形成空隙。当接触孔内形成空隙时，则无法确保半导体装置的可靠性。在为了避免该问题而将接触孔的宽度扩宽时，会在金属的上表面上形成有凹部，从而无法使上部电极层的上表面平坦化。因此，存在无法抑制上部电极层的裂纹的问题。

用于解决课题的方法

本申请发明人发现，在不使二极管的上部电极层的上表面平坦化的情况(即，沿着接触孔而在上部电极层的上表面上形成有凹部的情况)下，存在容易产生裂纹的部位和不容易产生裂纹的部位。容易产生裂纹的部位为在横切沟槽的方向上延伸的保护绝缘膜的端部的附近。即，一般情况下，二极管的硅基板具有形成有二极管的元件区域、和元件区域的外侧的元件外部区域。在元件区域上配置有上部电极层而元件外部区域上被保护绝缘膜覆盖。保护绝缘膜还对元件区域上的上部电极层的外边缘部进行覆盖。因此，在上部电极层上配置有保护绝缘膜的端部。

在保护绝缘膜的端部中，在与沟槽交叉的方向上延伸的端部的下侧的部分处，尤其在上部电极层上容易产生裂纹。相反地，可知在远离该部分的位置处，即使存在凹部但在上部电极层上也不太容易产生裂纹。可认为，在横切沟槽的方向上延伸的保护绝缘膜的端部的附近处，上部电极层上容易产生裂纹的原因如下。保护绝缘膜的端部位于上部电极层被保护绝缘膜覆盖的部分和未被覆盖的部分之间的边界处。因此，保护绝缘膜的端部的下方的部分的上部电极层为应力分布局部性地变化的部分，并且容易产生较高的应力。因此，在二极管温度发生变化时，在保护绝缘膜的端部的下方的部分的上部电极层上会产生较高的热应力。另一方面，由于位于相邻的两个沟槽之间的范围的层间绝缘膜上形成有接触孔，因此在上部电极层的上表面上，沿着横切沟槽的方向而周期性地形成有凹部。如上所述，在凹部容易产生热应力。因此，可以认为，当在周期性地形成有凹部的区域的上部配置有在横切沟槽的方向上延伸的保护绝缘膜的端部时，在保护绝缘膜的端部的下方的各个凹部处会产生极高的热应力并且会在上部电极层上产生裂纹。

如上文所说明的那样，在上部电极层的凹部与保护绝缘膜的上述端部(在与沟槽交叉的方向上延伸的端部)重叠时会产生较高的热应力。为了避免这样的较高的热应力，也考虑到以使保护绝缘膜的上述端部穿过不存在接触孔的部分的上部的方式而进行配置。然而，当考虑到上部电极层与硅基板之间的电特性以及放热特性时，则优选为接触孔尽可能地形成在较宽的范围内。即，优选为，尽量使不存在接触孔的部分变少。因此，保护绝缘膜的上述端部不得不穿过接触孔上部。本说明书公开的半导体装置基于这些见解而具有以下的结构。

本说明书所公开的半导体装置具有二极管。该半导体装置具有硅基板、沟槽绝缘膜、沟槽电极、层间绝缘膜、接触插头、上部电极层、保护绝缘膜和下部电极层。所述硅基板具有在所述硅基板的表面上形成有呈条纹状延伸的多个沟槽的元件区域、和在所述沟槽的长度方向上与所述元件区域邻接的元件外部区域。存在多个俯视观察所述硅基板的所述上表面时位于相邻的两个所述沟槽之间的沟槽间范围。所述硅基板在选自多个所述沟槽间范围中的多个特定沟槽间范围中分别具有阳极区、势垒区、柱区。所述阳极区为，在所述硅基板的所述上表面上露出的p型区。所述势垒区为，被配置在所述阳极区的下侧的n型区。所述柱区为，从在所述硅基板的所述上表面上露出的位置起延伸至与所述势垒区相接的位置为止的n型区。所述硅基板在所述势垒区的下侧具有漂移区与阴极区。所述漂移区被配置在所述势垒区的下侧，且直接或经由p型半导体区域而与所述势垒区连接，并且所述漂移区为与所述势垒区相比杂质浓度较低的n型区。所述阴极区被配置在所述漂移区的下侧，且在所述硅基板的下表面上露出，并且所述阴极区为与所述漂移区相比杂质浓度较高的n型区。所述沟槽绝缘膜对各个所述沟槽的内表面进行覆盖。所述沟槽电极被配置在通过所述沟槽绝缘膜而使所述内表面被覆盖的各个所述沟槽内。所述层间绝缘膜对所述元件区域内的所述硅基板的所述上表面和多个所述沟槽电极的上表面进行覆盖。在所述特定沟槽间范围的每一个中，形成有贯穿所述层间绝缘膜的第一接触孔和第二接触孔。所述第二接触孔被配置在比所述第一接触孔更接近所述元件外部区域的位置处，并且与所述第一接触孔相比宽度较窄。所述接触插头被配置在各个所述第二接触孔内。所述接触插头具有被配置在与所述硅基板的所述上表面相接的部分处的第一金属层、和被配置在所述第一金属层上的第二金属层。所述上部电极层对所述层间绝缘膜的上表面、所述第二金属层的上表面、所述第一接触孔的内表面进行覆盖，并且所述上部电极层与所述第一金属层相比厚度较厚。所述保护绝缘膜对所述元件外部区域的上表面和所述上部电极层的一部分进行覆盖，并且所述保护绝缘膜具有端部，所述端部在所述上部电极层上穿过多个所述第二接触孔的上部而在与多个所述沟槽交叉的方向上延伸。所述下部电极层对所述硅基板的下表面进行覆盖。所述阳极区与所述第一金属层欧姆接触。所述柱区与所述上部电极层肖特基接触而不与所述第一金属层相接。所述阴极区与所述下部电极层相接。

另外，第一接触孔(或第二接触孔)的宽度是指，俯视观察硅基板时的第一接触孔(或第二接触孔)的宽度方向上的尺寸。此外，在元件区域内，既可以以划分开的方式而形成IGBT与二极管，也可以使IGBT与二极管混在一起。例如，也可以使IGBT的p型体区与二极管的p型阳极区共同化。此外，上述的特定沟槽间范围是指，第一接触孔、第二接触孔、阳极区、势垒区以及柱区全部被形成的沟槽间范围。也可以采用如下方式，即，沟槽间范围的全部为特定沟槽间范围。此外，也可以采用如下方式，即，一部分沟槽间范围并非特定沟槽间范围。即，也可以在一部分沟槽间范围内不形成第一接触孔、第二接触孔、阳极区、势垒区以及柱区中的任意一种。

在该半导体装置中，在层间绝缘膜上形成有宽度较宽的第一接触孔和宽度较窄的第二接触孔。在第二接触孔内配置有与阳极区相接的接触插头。接触插头的第一金属层(被配置在与硅基板相接的部分处的金属层)与阳极区(p型硅)欧姆接触。由于第一金属层的厚度较薄，因此即使第二接触孔的宽度较窄，也能够在第二接触孔内适当地配置第一金属层。此外，第一金属层上的第二金属层能够在无需考虑对于硅基板的影响(是否欧姆接触、构成材料是否相对于硅基板而进行扩散等)的条件下而采用填埋性较高的金属。因此，能够利用第二金属层而无间隙地对宽度较窄的第二接触孔进行填埋。因此，能够使第二金属层的上表面与层间绝缘膜的上表面设为比较平坦。因此，上部电极层的上表面在接触插头的上部成为比较平坦。

另一方面，在第一接触孔内配置有由与柱区肖特基接触的金属构成的上部电极层。此外，上部电极层的厚度与第一金属层的厚度相比而较厚。由于以此方式而使上部电极层被形成为较厚，因此能够抑制上部电极层与硅基板之间的界面中的相互扩散。此外，由于在该界面上形成有肖特基势垒，因此能够在二极管中被施加有反向电压的状态下抑制经由柱区的漏电流。此外，由于第一接触孔的宽度较宽，因此能够在第一接触孔内配置较厚的上部电极层。即，在第一接触孔内几乎不形成空隙。此外，由于第一接触孔的宽度较宽，因此在上部电极层的上表面上沿着第一接触孔而形成有凹部。

如上文所说明的那样，在第二接触孔的位置处，上部电极层的上表面较为平坦，并且在第一接触孔的位置处，上部电极层的上表面上形成有凹部。在该二极管中，保护绝缘膜的端部(更详细而言，在与沟槽交叉的方向上延伸的端部)穿过第二接触孔的上部(即，平坦的区域)而延伸。即，以凹部与保护绝缘膜的上述端部不重叠的方式而被配置。因此，防止了在上部电极层上产生极高的热应力的情况，并且在上部电极层上不容易产生裂纹。

如此，根据该半导体装置，能够抑制二极管的漏电流且能够抑制上部电极层的裂纹。

此外，本说明书还提供一种制造具有二极管的半导体装置的方法。该制造方法包括硅基板准备工序、层间绝缘膜形成工序、接触孔形成工序、第一金属层形成工序、第二金属层形成工序、上部电极层形成工序、保护绝缘膜形成工序、阴极区形成工序以及下部电极层形成工序。在硅基板准备工序中，准备具有以下结构的硅基板。所述硅基板具有在所述硅基板的上表面上形成有呈条纹状延伸的多个沟槽的元件区域、和在所述沟槽的长度方向上与所述元件区域邻接的元件外部区域。各个所述沟槽的内表面通过沟槽绝缘膜而被覆盖。在所述内表面被所述沟槽绝缘膜覆盖的各个所述沟槽内配置有沟槽电极。存在多个俯视观察所述硅基板的所述上表面时位于相邻的两个所述沟槽之间的沟槽间范围。各自位于选自多个所述沟槽间范围中的多个特定沟槽间范围中的所述硅基板，具有阳极区、势垒区、柱区。所述硅基板在选自多个所述沟槽间范围中的多个特定沟槽间范围分别具有阳极区、势垒区、柱区。所述阳极区为，在所述硅基板的所述上表面上露出的p型区。所述势垒区为，被配置在所述阳极区的下侧的n型区。所述柱区为，从在所述硅基板的所述上表面上露出的位置起延伸至与所述势垒区相接的位置为止的n型区。所述硅基板具有漂移区，所述漂移区被配置在所述势垒区的下侧，且直接或经由p型半导体区而与所述势垒区连接，并且所述漂移区为与所述势垒区相比杂质浓度较低的n型的漂移区。在所述层间绝缘膜形成工序中，形成对所述元件区域内的所述硅基板的所述上表面和多个所述沟槽电极的上表面进行覆盖的层间绝缘膜。在所述接触孔形成工序中，在所述特定沟槽间范围的每一个中形成贯穿所述层间绝缘膜的第一接触孔和第二接触孔。此处，以如下方式形成所述第一接触孔和所述第二接触孔，即，所述第二接触孔被配置在比所述第一接触孔更接近所述元件外部区域的位置处，所述第二接触孔与所述第一接触孔相比宽度较窄，在所述第一接触孔的底面上所述柱区露出，在所述第二接触孔的底面上所述阳极区露出且所述柱区不露出。在所述第一金属层形成工序中，在所述第二接触孔的底面上形成与所述阳极区欧姆接触的第一金属层。在所述第二金属层形成工序中，在形成了所述第一金属层之后，通过CVD而在所述第一金属层上形成第二金属层。在所述上部电极层形成工序中，在形成了所述第二金属层之后，在所述层间绝缘膜的上表面、所述第二金属层的上表面、所述第一接触孔的内表面上，形成与所述第一金属层相比厚度较厚且在所述第一接触孔内与所述柱区肖特基接触的上部电极层。在所述保护绝缘膜形成工序中形成保护绝缘膜，所述保护膜对所述元件外部区域的上表面和所述上部电极层的一部分进行覆盖，并且所述保护绝缘膜具有端部，所述端部在所述上部电极层上穿过多个所述第二接触孔的上部而在与多个所述沟槽交叉的方向上延伸。在所述阴极区形成工序中形成阴极区，所述阴极区被配置在所述漂移区的下侧且在所述硅基板的下表面上露出，并且所述阴极区为与所述漂移区相比杂质浓度较高的n型的阴极区。在所述下部电极层形成工序中，在所述硅基板的下表面上形成与所述阴极区相接的下部电极层。

另外，只要不产生矛盾，则各个工序的实施顺序能够自由地变更。例如，阴极区形成工序以及下部电极层形成工序既可以在层间绝缘膜形成工序之前实施，也可以在表面电极层形成工序之后实施，还可以在其他时刻实施。

在该制造方法中，在第二接触孔内形成有第一金属层。虽然第二接触孔的宽度较窄，但由于第一金属层的厚度较薄，因此能够将第一金属层适当地形成在第二接触孔内。在形成了第一金属层之后，在第一金属层上(即，第二接触孔内)形成有第二金属层。通过CVD能够将第二金属层适当地形成在宽度较窄的第二接触孔内。因此，在第二接触孔内不容易形成空隙。在形成了第二金属层之后，形成上部电极层。此处，在层间绝缘膜上、第二金属层上以及第一接触孔内较厚地形成有上部电极层。由于在第二接触孔内形成有第二金属层，因此在第二接触孔的上部中上部电极层的上表面比较平坦。此外，由于第一接触孔的宽度较宽，因此即使在第一接触孔内较厚地形成上部电极层，也不容易在第一接触孔内形成空隙。此外，由于第一接触孔的宽度较宽，因此在与第一接触孔对应的位置处，在上部电极层的上表面上形成凹部。接下来，在保护绝缘膜形成工序中，形成保护绝缘膜。此处，在上部电极层上且在与多个沟槽交叉的方向上延伸的保护绝缘膜的端部以穿过多个所述第二接触孔的上部而延伸的方式形成保护绝缘膜。保护绝缘膜的所述端部被配置在第二接触孔的上部(平坦的区域)。之后，形成了表面电极层、阴极区以及下部电极层。根据该方法，由于在与多个沟槽交叉的方向上延伸的保护绝缘膜的端部被配置在平坦的上部电极层上(第二接触孔的上部)，因此能够抑制在上部电极层上增加较高的热应力的情况。此外，由于上部电极层与柱区肖特基接触，因此能够抑制经由柱区的漏电流。

附图说明

图1为表示沟槽20与保护绝缘膜56的配置的半导体装置10的俯视图。

图2为图1的范围X1所示的部分的立体剖视图。

图3为图1的范围X1所示的部分的俯视图。

图4为图3的Ⅳ-Ⅳ线处的纵剖视图。

图5为图3的Ⅴ-Ⅴ线处的纵剖视图。

图6为图3的Ⅵ-Ⅵ线处的纵剖视图。

图7为接触插头52的放大剖视图。

图8为IGBT区域17在y方向上的纵剖视图。

图9为IGBT区域17在x方向上的纵剖视图。

图10为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图11为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图12为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图13为半导体装置10的制造工序的说明图(对应于图4的剖视图)。

图14为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图15为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图16为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图17为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图18为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图19为半导体装置10的制造工序的说明图(对应于图6的剖视图)。

图20为改变例的半导体装置的立体剖视图。

具体实施方式

如图1所示，半导体装置10具有硅基板12。另外，虽然硅基板12的上表面12a被绝缘膜、电极等覆盖，但图1中省略了这些图示以便于说明。此外，在以下的说明中，将硅基板12的厚度方向称为z方向、将与硅基板12的上表面12a平行的一个方向(与z方向正交的一个方向)称为x方向、将与硅基板12的上表面12a平行且与x方向正交的方向称为y方向。如图1所示，硅基板12的上表面12a上形成有多个沟槽20。各个沟槽20在上表面12a上相互平行地延伸。各个沟槽20在上表面12a上且在x方向上较长地延伸。多个沟槽20以在y方向上隔开间隔的方式排列。以下，将俯视观察硅基板12的上表面12a时形成有多个沟槽20的区域称为元件区域14。此外，将俯视观察硅基板12的上表面12a时元件区域14的外侧的区域(元件区域14与硅基板12的端面12c之间的区域)称为元件外部区域16。元件区域14具有IGBT区域17与二极管区域18。在IGBT区域17内形成有IGBT。在二极管区域18内形成有二极管。IGBT区域17与二极管区域18以在y方向上交替地重复的方式而配置。

图2表示图1的范围X1内的部分的立体图。此外，图3表示范围X1内的部分的硅基板12的上表面12a的俯视图。另外，在图3中省略了一部分硅基板12的上表面12a上的电极、绝缘膜的图示。此外，图4至图6表示范围X1内的部分的半导体装置10的剖视图。范围X1内包含二极管区域18、在沟槽20的长度方向(x方向)上与该二极管区域18邻接的元件外部区域16。

如图2至图6所示，沟槽20从上表面12a起向下方(z方向)延伸。沟槽20的内表面被沟槽绝缘膜22覆盖。沟槽20内配置有沟槽电极24。沟槽电极24通过沟槽绝缘膜22而与硅基板12绝缘。

硅基板12的上表面12a被层间绝缘膜50覆盖。层间绝缘膜50在元件区域14与元件外部区域16对硅基板12的上表面12a进行覆盖。层间绝缘膜50也对沟槽电极24的上表面进行覆盖。层间绝缘膜50由SiO₂(氧化硅)构成。层间绝缘膜50上形成有接触孔60和接触孔62。如图3所示，在被沟槽20夹着的范围(沟槽间范围)中的每一个内，形成有接触孔60和接触孔62。沟槽20的上部未形成有接触孔。在各个沟槽间范围内，存在三个接触孔62的区域和形成有一个接触孔60的区域在x方向上交替地反复出现。在存在三个接触孔62的区域中，三个接触孔以隔开间隔的方式在y方向上排列。各个接触孔62在硅基板12的上表面上且在x方向上较长地延伸。各个接触孔62的宽度(即，y方向上的尺寸)较窄。各个接触孔60在y方向上的尺寸大于在x方向上的尺寸。各个接触孔60的宽度(即，x方向上的尺寸)宽于各个接触孔62的宽度(即，y方向上的尺寸)。位于最接近元件外部区域16侧的接触孔62a与位于最接近元件外部区域16侧的接触孔60a相比而被配置在元件外部区域16侧。在沟槽间范围之间，接触孔60、62的配置相同。因此，位于最接近元件外部区域16侧的接触孔62a的x方向上的位置在沟槽间范围之间相同。因此，各个沟槽间范围内的接触孔62a沿着y方向而排成一列。同样，位于最接近元件外部区域16侧的接触孔60a的x方向上的位置在沟槽间范围之间相同。因此，各个沟槽间范围内的接触孔60a沿着y方向而排成一列。其他接触孔60、62也以相同的方式而被配置。如图4至图6所示，接触孔60、62从层间绝缘膜50的上表面贯穿至其下表面为止。

如图4、6所示，接触孔62内形成有接触插头52。图7表示接触插头52的放大剖视图。接触插头52具有势垒金属52a与填充金属层52b。势垒金属52a具有由Ti(钛)构成的Ti层、和由TiN(氮化钛)构成的TiN层。Ti层与硅基板12相接，且TiN层被层压在Ti层上。填充金属层52b由W(钨)构成。填充金属层52b被无间隙地填充在与接触孔62中的势垒金属52a相比靠上侧的空间内。填充金属层52b的上表面与层间绝缘膜50的上表面被配置于大致相同的高度。因此，通过填充金属层52b的上表面与层间绝缘膜50的上表面而构成了大致平坦的平面。

如图4至图6所示，跨及层间绝缘膜50上、接触插头52上以及接触孔60内而形成有上部电极层54。上部电极层54由AlSi(铝硅)构成。上部电极层54在元件区域14的几乎整个区域内对层间绝缘膜50的上表面、接触插头52的上表面以及接触孔60的内表面进行覆盖。上部电极层54在接触孔60内与硅基板12相接。上部电极层54通过层间绝缘膜50而与各个沟槽电极24绝缘。在上部电极层54的上表面上沿着接触孔60的形状而形成有凹部54a。另一方面，由于接触孔62通过接触插头52而被填埋，因而接触孔62的上部的上部电极层54的上表面成为大致平坦。因此，在y方向上对各个接触孔62进行横切的剖面(参照图4)，与在y方向上对各个接触孔60进行横切的剖面(参照图5)相比，上部电极层54的上表面的平坦性较高。

如图2、6所示，在元件外部区域16内的层间绝缘膜50上形成有保护绝缘膜56。保护绝缘膜56由聚酰亚胺构成。图1、3的通过点而被施加了影线的范围表示保护绝缘膜56的范围。如图1、3所示，保护绝缘膜56还被形成在元件外部区域16附近的元件区域14内。如图2、6所示，元件区域14内的保护绝缘膜56被形成在上部电极层54上。即，上部电极层54的元件外部区域附近的部分被保护绝缘膜56覆盖。如图3所示，在范围X1内，上部电极层54上的保护绝缘膜56的端部56a沿着y方向延伸。即，在俯视观察上表面12a时，端部56a以与多个沟槽20交叉的方式延伸。端部56a穿过被配置在最接近元件外部区域16的位置处的接触孔62a的上部而在y方向上延伸。

如图2、4、5、6所示，在上部电极层54上形成有表面电极层58。表面电极层58由Ni(镍)构成。表面电极层58对未被保护绝缘膜56覆盖的范围的上部电极层54的上表面的整个区域进行覆盖。此外，表面电极层58的外边缘附近的部分被配置在保护绝缘膜56上。即，保护绝缘膜56的元件区域14附近的部分被表面电极层58覆盖。因此，在保护绝缘膜56的端部56a处，保护绝缘膜56、上部电极层54、表面电极层58这三层彼此相接。

在硅基板12的下表面12b的整个区域内形成有下部电极层70。

如图2所示，在二极管区域18内的硅基板12的内部形成有阳极区30、势垒区32、柱区38、漂移区34以及阴极区36。

阳极区30为p型区，并且以在硅基板12的上表面12a上露出的方式而形成。阳极区30在除了形成有柱区38的范围以外的二极管区域18的大致整个区域内露出于硅基板12的上表面12a。阳极区30与接触孔62内的接触插头52(即，势垒金属52a)相接并且与接触孔60内的上部电极层54相接。阳极区30内的杂质浓度在上表面12a上露出的范围内与其下侧的范围相比而较高。阳极区30与接触插头52以及上部电极层54以低电阻的方式相接。即，阳极区30与接触插头52的势垒金属52a以及上部电极层54欧姆接触。此外，阳极区30与沟槽绝缘膜22相接。

势垒区32为n型区，并且被形成在阳极区30的下侧。势垒区32从下侧与阳极区30相接。势垒区32在阳极区30的下侧的位置处与沟槽绝缘膜22相接。

柱区38为n型区。如图3所示，柱区38以在接触孔60内且在硅基板12的上表面12a上露出的方式而形成。柱区38与接触孔60内的上部电极层54相接。如图5、6所示，柱区38从与上部电极层54相接的位置起延伸至与势垒区32相接的位置为止。即，柱区38在z方向上贯穿阳极区30。柱区38的n型杂质浓度被调节为1×10¹⁵～1×10¹⁹atoms/cm³的范围内的浓度。此外，柱区38上较厚地形成有由AlSi组成的上部电极层54。因此，柱区38与上部电极层54肖特基接触。柱区38与上部电极层54的界面37上形成有相对于从柱区38起朝向上部电极层54流动的电流的较高的势垒。对于其反向的电流，界面37的势垒极小。柱区38被配置在远离接触孔62的位置处，从而未与接触插头52相接。因此，柱区38仅在接触孔60内与上部电极层54连接。

漂移区34为，与柱区38以及势垒区32相比n型杂质浓度较低的n型区。漂移区34被形成在势垒区32的下侧，并且从下侧与势垒区32相接。

阴极区36为，与漂移区34、柱区38以及势垒区32相比n型杂质浓度较高的n型区。阴极区36被形成在漂移区34的下侧，并且从下侧与漂移区34相接。阴极区36在硅基板12的下表面12b上露出。阴极区36与下部电极层70以低电阻的方式相接。即，阴极区36与下部电极层70欧姆接触。

如图2所示，元件外部区域16内的硅基板12的内部形成有漂移区34、阴极区36以及外周n型区42。元件外部区域16内的阴极区36与二极管区域18内的阴极区36相同地以在硅基板12的下表面12b上露出的方式而形成。外周n型区42被形成于在硅基板12的端面12c与上表面12a的双方上露出的位置处。在元件外部区域16内且在外周n型区42与阴极区36之间的区域的大致整体上形成有漂移区34。

图8、9表示IGBT区域17内的硅基板12的纵剖视图。如图8、9所示，IGBT区域17的结构在具有发射区44与集电区46的方面与二极管区域18的结构不同。IGBT区域17的其他结构与二极管区域18的结构相同。

IGBT区域17内的硅基板12上形成有发射区44。发射区44为n型区，并且局部性地形成于在硅基板12的上表面12a上露出的范围内。发射区44与接触插头52以低电阻的方式相接。即，发射区44与接触插头52欧姆接触。发射区44的下侧形成有阳极区30。发射区44通过阳极区30而与势垒区32分离。如图8所示，发射区44在阳极区30的上侧的位置处与沟槽绝缘膜22相接。另外，在IGBT导通时，在IGBT区域17内的阳极区30中形成有沟道。因此，IGBT区域17内的阳极区30有时被称为体区。此外，IGBT区域17内的沟槽电极24为用于在阳极区30(体区)内形成沟道的电极，并且有时被称为栅电极。IGBT区域17内的沟槽电极24(即栅电极)既可以与二极管区域18内的沟槽电极24连接，也可以与二极管区域18内的沟槽电极24分离(即，也可以构成为，栅电极能够独立于二极管区域18内的沟槽电极24而对电位进行控制)。此外，IGBT区域17内的沟槽绝缘膜22有时被称为栅绝缘膜。

IGBT区域17内形成有集电区46以代替阴极区36。集电区46为p型区，并且被形成于在IGBT区域17内的硅基板12的下表面12b上露出的范围内。集电区46与下部电极层70以低电阻的方式接触。即，集电区46与下部电极层70欧姆接触。

接下来，对半导体装置10的动作进行说明。在半导体装置10的使用时，表面电极层58经由焊锡层而与外部端子连接。表面电极层58为用于使相对于焊锡层的润湿性提高的层。此外，下部电极层70经由焊锡层而与另外的外部端子连接。

首先，对IGBT动作进行说明。在IGBT动作中，向下部电极层70施加与上部电极层54相比而较高的电位。当使栅电极24(即，IGBT区域17内的沟槽电极24)的电位上升至阈值以上的电位时，在与栅绝缘膜22相接的范围的体区30(即，IGBT区域17内的阳极区30)内形成有沟道。因此，IGBT导通，从而使电流从下部电极层70向上部电极层54流动。当使栅电极24的电位降低至低于阈值的电位时，沟道消失，从而IGBT断开。另外，当IGBT断开时，漂移区34耗尽化，并且会在漂移区34内产生较高的电场。当不仅仅在IGBT区域17内而且在二极管区域18内也形成有沟槽电极24时，能够使电场比较均匀地分布在IGBT区域17与二极管区域18的大致整个区域内。由此，能够抑制电场局部性地集中在漂移区34内的情况。

接下来，对二极管动作进行说明。当上部电极层54的电位高于下部电极层70的电位时，二极管区域内的二极管中被施加正向电压，而当下部电极层70的电位高于上部电极层54的电位时二极管中被施加反向电压。

首先，对正向电压施加时的动作进行说明。在被施加比较低的正向电压的状态下，如图6的箭头80所示，电子通过界面37而流动。更详细而言，电子从下部电极层70起经由阴极区36、漂移区34、势垒区32以及柱区38而向上部电极层54流动。即，电流向箭头80的反方向流动。在该电流较小的期间内，势垒区32的电位与上部电极层54的电位大致相同。因此，被施加在阳极区30与势垒区32的界面的pn结31上的电压较小，并且在该阶段中pn结31未导通。当正向电压变大时，箭头80的电流变大，并且被施加在pn结31上的电压变大。因此，当正向电压大于预定值时，pn结31导通，并且电流如图6的箭头81、82所示那样流动。在箭头81所示的路径中，电流从上部电极层54起经由接触插头52、阳极区30、势垒区32、漂移区34以及阴极区36而向下部电极层70流动。在箭头82所示的路径中，电流从接触孔60内的上部电极层54起经由阳极区30、势垒区32、漂移区34以及阴极区36而向下部电极层70流动。在pn结31导通的状态下，空穴从阳极区30流入漂移区34。

如上文所说明的那样，由于在正向电压施加时的动作中，在正向电压较低的阶段中电子经由界面37流动，因此电压难以被施加在pn结31上。因此，使pn结31导通的时刻会延迟，从而抑制了空穴从阳极区30流入漂移区34的情况。

接下来，对反向电压施加时的动作进行说明。当将施加电压从正向电压切换到反向电压时，在正向电压施加时存在于漂移区34内的空穴经由势垒区32与阳极区30而被排出到上部电极层54上。因此，反向电流(所谓的反向恢复电流)会瞬间流过二极管。然而，在该二极管中，由于如上述那样抑制了在正向电压施加时空穴向漂移区34的流入，因此在反向电压施加时被排出到上部电极层54上的空穴较少。因此，反向恢复电流被抑制。因此，在该半导体装置中，二极管在反向恢复动作时的损失较少。此外，虽然在反向电压被恒定地施加的状态下，在pn结31上被施加电压，但是因pn结31的势垒而使pn结31上几乎没有电流流过。此外，在该状态下，在柱区38与上部电极层54的界面37上也被施加电压。此处，由于在界面37上存在有相对于从柱区38起朝向上部电极层54的方向流动的电流而较高的势垒(肖特基势垒)，因此界面37上也几乎没有电流流过。如此，在该半导体装置中，在反向电压被恒定地施加的状态下漏电流难以流过二极管。

当使IGBT与二极管动作时，半导体装置10重复进行升温与降温。因此，在半导体装置10内反复生成热应力。此处，保护绝缘膜56的端部56a相当于上部电极层54被保护绝缘膜56覆盖的区域与未被覆盖的区域之间的界面。因此，在端部56a的正下方的部分的上部电极层54上应力分布容易局部性地被打乱，温度变化时在该部分会容易产生较高的热应力。尤其是在端部56a处，由于线膨胀系数不同的保护绝缘膜56、上部电极层54、表面电极层58彼此相接，因此容易产生更高的热应力。即，端部56a的正下方的部分的上部电极层54与其他部分的上部电极层54相比容易产生较高的热应力。当该部分的上部电极层54的上表面上形成有较深的凹部时，在该部分会产生更高的热应力，因此有时在上部电极层54上产生裂纹。然而，在本实施例的半导体装置10中，由于接触孔62通过接触插头52而被填埋，因此接触孔62的上部的上部电极层54的上表面成为大致平坦。该部分的上部电极层54的上表面不会形成如凹部54a那样的较深的凹部。因此，抑制了在端部56a的正下方的上部电极层54上产生极高的热应力的情况，并且抑制了在该部分的上部电极层54上产生裂纹的情况。

此外，接触孔60的上部的上部电极层54的上表面形成有较深的凹部54a。然而，由于凹部54a上不存在保护绝缘膜56的端部56a，因此凹部54a附近的上部电极层54上也不会产生较高的热应力。因此，抑制了在凹部54a附近的上部电极层54上产生裂纹的情况。

接下来，对半导体装置10的制造方法进行说明。半导体装置10整体上由具有与漂移区34相同的n型杂质浓度的n型的硅基板(即，加工前的硅基板12)而制成。

首先，如图10所示，通过离子注入等而形成阳极区30、势垒区32、柱区38以及外周n型区42。此外，虽然未图示，但此处在IGBT区域17内也形成发射区44。而且还形成沟槽20、沟槽绝缘膜22以及沟槽电极24。这些可以通过现有公知的方法形成，并且这些结构可以按照任意顺序形成。

接下，如图11所示，在硅基板12的上表面12a上形成层间绝缘膜50。另外，虽然未图示，但层间绝缘膜50以不仅覆盖硅基板12的上表面12a而且还覆盖沟槽电极24的上表面的方式而形成。接下来，如图12所示，通过对层间绝缘膜50局部性地进行蚀刻，从而在层间绝缘膜50上形成接触孔60与接触孔62。此处，以在接触孔62的底面上露出有阳极区30并且不露出柱区38的方式而形成接触孔62。此外，以在接触孔60的底面上露出有柱区38与阳极区30的方式而形成接触孔60。这些接触孔以接触孔62a的宽度窄于接触孔60a的宽度的方式而形成。此外，在各个沟槽间范围内，使最接近元件外部区域16侧的接触孔62a与最接近元件外部区域16侧的接触孔60a相比而被配置在接近元件外部区域16的位置处。

接下来，通过阴极真空喷镀而在基板的上表面整体上较薄地形成势垒金属52a。即，使构成势垒金属52a的Ti层与TiN层依次在基板的上表面上生长。由于势垒金属52a的厚度较薄，因此宽度较窄的接触孔62的内表面上也会适当地生长势垒金属52a。势垒金属52a与阳极区30以低电阻的方式而接触(即，欧姆接触)。

之后，如图13、14所示，通过CVD而使填充金属层52b堆积在势垒金属52a(在图13、14中省略图示)上。此处，以膜厚与接触孔62的宽度的1/2相比而较厚并且与接触孔60的宽度的1/2相比而较薄的方式使填充金属层52b进行堆积。填充金属层52b在接触孔60的内表面、接触孔62的内表面以及层间绝缘膜50的上表面上生长。

在接触孔62内，填充金属层52b在接触孔62的底面与两个侧面上生长。由于填充金属层52b以与接触孔62的宽度的1/2相比而较厚的方式生长，因此在接触孔62的两个侧面上生长的填充金属层52b在接触孔62的中央部处连接。因此，填充金属层52b在接触孔62内以无间隙的方式而生长。因此，接触孔62的底面上的填充金属层52b的厚度T2与层间绝缘膜50的上部的填充金属层52b的厚度T1相比而较厚。根据CVD，能够在宽度较窄的接触孔62内使填充金属层52b紧密地生长。因此，抑制了接触孔62内的空隙的形成。

另一方面，填充金属层52b在接触孔60内且在接触孔60的底面与两个侧面上生长。由于填充金属层52b以与接触孔60的宽度的1/2相比而较薄的方式生长，因此在接触孔60的两个侧面上生长的填充金属层52b不会相互连接。因此，填充金属层52b在接触孔60内沿着接触孔60的内表面以均匀的厚度而生长。因此，接触孔60的底面上的填充金属层52b的厚度T3与层间绝缘膜50的上部的填充金属层52b的厚度T1大致相同。因此，接触孔60的底面上的填充金属层52b的厚度T3与接触孔62的底面上的填充金属层52b的厚度T2相比而较薄。

另外，在形成填充金属层52b时，通过势垒金属52a可防止构成填充金属层52b的金属元素(即，钨)向硅基板12扩散的情况。由此，可防止在硅基板12的接触部上形成缺陷等的情况。

接下来，如图15所示，对填充金属层52b进行蚀刻。此处，对层间绝缘膜50的上部的填充金属层52b进行去除，并且使填充金属层52b残留在接触孔62内。更详细而言，以残留在接触孔62内的填充金属层52b的上表面与层间绝缘膜50的上表面大致一致的方式实施蚀刻。此外，接触孔60内的填充金属层52b也被蚀刻。如上所述，接触孔60内的填充金属层52b的厚度与层间绝缘膜50的上部的填充金属层52b的厚度大致相等。因此，接触孔60内的填充金属层52b也被去除。势垒金属52a在接触孔60内的填充金属层52b被去除的区域露出。接下来，通过蚀刻而对露出的范围的势垒金属52a进行去除。由此，在接触孔60的底面上会露出硅基板12。此外，层间绝缘膜50的上表面也会露出。残留在接触孔62内的填充金属层52b与势垒金属52a为接触插头52。

接下来，如图16所示，通过阴极真空喷镀而使上部电极层54在基板的上表面上生长。即，使上部电极层54在层间绝缘膜50的上表面、接触插头52的上表面以及接触孔60的内表面上生长。另外，当上部电极层54(即，AlSi)的厚度较薄时，上部电极层54的Al与硅基板12的Si在上部电极层54与硅基板12的界面处相互扩散。当在后续工序以及半导体装置10的使用时产生热量时，该相互扩散将进展而产生在硅基板12中Al呈楔子状延伸的现象(一般被称为Al尖峰(Al spike))，从而使半导体装置10的特性恶化。当上部电极层54的厚度较厚时，上述的相互扩散被抑制，从而能够防止Al尖峰。此处，以不产生Al尖峰的程度而使上部电极层54较厚地生长。此处，使上部电极层54以远远厚于势垒金属52a的方式生长。由于接触孔60的宽度较宽，因此即使使上部电极层54在接触孔60内较厚地生长，也不会在接触孔60内形成空隙。在接触孔60内能够形成较厚的上部电极层54。在接触孔60内的上部电极层54与柱区38的界面37上形成了较高的势垒。即，上部电极层54与柱区38肖特基接触。此外，接触孔60内的上部电极层54也与阳极区30接触。上部电极层54与p型的阳极区30欧姆接触。此外，由于接触孔60的宽度较宽，因此在上部电极层54的上表面上沿着接触孔60而形成有凹部54a。

接下来，如图17所示，通过对上部电极层54选择性地进行蚀刻，从而将上部电极层54上的不需要的部分(例如，元件外部区域16内的上部电极层54)去除。

接下来，如图18所示，形成保护绝缘膜56。更详细而言，在基板的整个表面上形成保护绝缘膜56，之后，通过蚀刻而将元件区域14的中央部的保护绝缘膜56去除。使保护绝缘膜56残留在元件区域14的外周部(与元件外部区域16较近的部分)上。由此，可获得如图18所示那样的元件外部区域16的上表面与其附近的上部电极层54被保护绝缘膜56覆盖的结构。此处，保护绝缘膜56在y方向上延伸的端部56a以穿过最接近元件外部区域16的位置的接触孔62a的上部的方式而配置。

接下来，如图19所示而形成表面电极层58。更详细而言，在基板的整个表面上形成表面电极层58，之后，通过蚀刻而对表面电极层58上的不需要的部分(例如，元件外部区域16内的表面电极层58)进行去除。但是，以使所残留的表面电极层58覆盖保护绝缘膜56的端部56a的方式进行设置。在将保护绝缘膜56上的表面电极层58全部去除时，有可能会存在使保护绝缘膜56的端部56a附近处上部电极层54上的表面电极层58的厚度变薄的情况。对此，如本实施例那样，通过使表面电极层58以表面电极层58的一部分覆盖在保护绝缘膜56上的方式而残留，从而能够利用大致均匀的厚度的表面电极层58来覆盖上部电极层54的整个区域。

通过以上的工序，使上表面12a侧的加工工序结束。之后，通过实施下表面12b侧的加工工序(即，阴极区36的形成、集电区46的形成以及下部电极层70的形成)，从而完成半导体装置10。

如上文所说明的那样，在本实施例中，在需要使上部电极层54与硅基板12以低电阻的方式进行连接的部分上形成宽度较窄的接触孔62。而且，利用接触插头来填埋接触孔62。由于势垒金属52a的厚度较薄，因此势垒金属52a能够适当地形成在宽度较窄的接触孔62内。此外，由于填充金属层52b通过CVD而被堆积，因此能够适当地形成在宽度较窄的接触孔62内。因此，能够利用接触插头52适当地填埋接触孔62。因此，能够使接触孔62的上部的上部电极层54的上表面平坦化。如此，通过在接触孔62的上部(即，平坦的上部电极层54上)配置保护绝缘膜56的端部56a，从而能够缓和端部56a的正下方的上部电极层54的热应力。由此，抑制了端部56a的正下方的上部电极层54上的裂纹。

此外，在本实施例中，在需要使上部电极层54与柱区38肖特基接触的部分上形成宽度较宽的接触孔60，并且在该接触孔60内较厚地形成上部电极层54。通过采用宽度较宽的接触孔60，从而即使在接触孔60内较厚地形成上部电极层54，也能够抑制在接触孔60内(即，上部电极层54的内部)形成空隙的情况。而且，通过以此方式较厚地形成上部电极层54，从而能够防止Al尖峰。此外，当以此方式形成上部电极层54时，沿着接触孔60而在上部电极层54的上表面上形成有凹部54a。然而，由于在凹部54a上不存在保护绝缘膜56的端部56a，因此抑制了在凹部54a附近的上部电极层54上产生较高的热应力的情况。由此，抑制了凹部54a附近的上部电极层54上的裂纹。

此外，在该制造方法中，在使填充金属层52b堆积时，以与接触孔62的宽度的1/2相比而较厚且与接触孔60的宽度的1/2相比而较薄的膜厚而使填充金属层52b堆积。因此，之后，仅对填充金属层52b进行蚀刻，就能够使填充金属层52b残留在接触孔62内，并且能够将填充金属层52b从接触孔60的内部去除。由此能够在不实施填充金属层52b的遮掩等的条件下，使填充金属层52b残留在接触孔62内，并将填充金属层52b从接触孔60的内部去除。因此，根据该方法，能够有效地制造出半导体装置10。

另外，虽然在上述的实施例中，从接触孔60内完全地去除了填充金属层52b与势垒金属52a，但是也可以使填充金属层52b与势垒金属52a部分性地残留在接触孔60内。即，只要在接触孔60内上部电极层54能够与柱区38相接，则也可以使填充金属层52b与势垒金属52a残留在接触孔60内。

另外，在上述的实施例中，欧姆接触是指，电流从半导体朝向金属的流向的势垒与该反向的势垒大致相同。此外，肖特基接触是指，电流从半导体朝向金属的流向的势垒大于其反向的势垒。半导体与金属欧姆接触还是肖特基接触由金属的功函数与半导体中的杂质浓度等而确定。通过对相对于半导体的金属的功函数适当地进行设定，从而能够选择性地形成欧姆接触与肖特基接触。此外，通过将半导体的杂质浓度设为高浓度，从而能够使被形成在金属与半导体的界面上的耗尽层(势垒部)设为较薄。当以这种方式将耗尽层设为较薄时，载流子对耗尽层进行隧道贯穿而流动。在该情况下，无论金属的功函数如何均可获得欧姆接触。

此外，在上述的实施例中，与柱区38肖特基接触的上部电极层54由AlSi构成。然而，上部电极层54还可以由具有4.25～5.05eV的范围内的功函数的另外的金属(例如，Ni等)构成。

此外，在上述的实施例中，与硅基板12相接的部分的势垒金属52a由Ti构成。然而，该部分的势垒金属52a还可以由能够与阳极区30欧姆接触的另外的金属(例如，Co等)构成。与阳极区30欧姆接触的金属优选为功函数小于4.25eV，更优选为小于4.05eV。此外，即使在该金属的功函数高于4.25eV的情况下，也能够通过将阳极区30的接触部的p型杂质浓度设为较高，从而能够获得由隧道贯穿而实现的欧姆接触。

此外，在上述的实施例中，填充金属层52b由W构成。然而，填充金属层52b还可以由通过CVD而能够堆积的另外的金属(例如，铜等)构成。

此外，在上述的实施例中，IGBT区域17与二极管区域18被区分开。然而，也可以采用IGBT与二极管混在一起的结构。例如，可以在整个沟槽间范围内形成有发射区44。即使是这样的结构，阳极区30、势垒区32、柱区38、漂移区34以及阴极区36也能够与实施例同样地作为二极管而动作。

此外，在上述的实施例中，漂移区34与势垒区32直接相接。然而，也可以如图20所示那样在漂移区34与势垒区32之间配置有p型区39。在该结构中，只要p型区39的p型杂质浓度较低，则二极管以及IGBT也能够与上述的实施例同样地进行动作。

此外，虽然上述的实施例的半导体装置10具有二极管与IGBT，但是也可以具有二极管与MOSFET(Metallic Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。通过将上述的实施例的集电区46替换为n型区，从而能够构成MOSFET。

此外，虽然上述的实施例的半导体装置10具备了表面电极层58，但也可以不具备表面电极层58。即使是这样的结构，也能够在保护绝缘膜56的端部56a的下方的上部电极层54上产生较高的应力。因此，通过将端部56a配置在接触孔62的上部，从而能够抑制端部56a的下方的上部电极层54上的裂纹。

此外，在上述的实施例中，在全部的沟槽间区域中形成了接触孔60a、62a、阳极区30、势垒区32以及柱区38。即，在上述的实施例中，全部的沟槽间区域相当于权利要求书中的特定沟槽间区域。然而，也可以存在未形成有这些结构中的至少一部分的沟槽间区域。即，沟槽间区域的一部分可以不是特定沟槽间区域。

对上述的实施例中的构成要素与权利要求书中的构成要素之间的关系进行说明。实施例中的接触孔60a为权利要求书中的第一接触孔的一个示例。实施例中的接触孔62a为权利要求书中的第二接触孔的一个示例。实施例中的势垒金属52a为权利要求书中的第一金属层的一个示例。实施例中的填充金属层52b为权利要求书中的第二金属层的一个示例。

以下对上文所说明的实施例的优选的结构进行列举。另外，以下所列举的结构均为独立且有用的结构。

在本说明书所公开的一个示例的结构中，半导体装置具有表面电极层，所述表面电极层对未被保护绝缘膜覆盖的范围的上部电极层的上表面与保护绝缘膜的一部分进行覆盖，并且所述半导体装置由与上部电极层不同的金属构成。

以保护上部电极层为目的、以及使与上部电极层的连接性(例如，焊锡润湿性等)提升为目的而形成表面电极层。在该结构中，上部电极层、保护绝缘膜、表面电极层的三层在保护绝缘膜的端部处彼此相接。当如此使三个不同种类材料在保护绝缘膜的端部处彼此相接时，会因这三层的线膨胀系数之差而使保护绝缘膜的端部附近容易产生更高的应力。即，在这样的结构中，更需要缓和保护绝缘膜的端部的下方的上部电极层上所产生的应力。因此，通过将保护绝缘膜的端部配置在上表面平坦的上部电极层上，从而能够恰当地缓和应力。

在本说明书所公开的一个示例的结构中，第一接触孔内的上部电极层与阳极区相接。

根据这样的结构，当二极管导通时上部电极层与阳极电极之间的接触部也能够成为电流路径。因此，能够抑制在二极管中产生的损失。

作为本说明书所公开的一个示例的结构中，形成第二金属层的工序具有第一工序与第二工序。在第一工序中，在层间绝缘膜的上表面、第一接触孔的内表面以及第二接触孔的内表面上，使膜厚与第二接触孔的宽度的1/2相比而较厚并且与第一接触孔的宽度的1/2相比而较薄的第二金属层进行堆积。在第二工序中，在层间绝缘膜的上表面露出、第一接触孔的底面露出、且第二接触孔的底面被覆盖的状态下，以使第一金属层与第二金属层残留的方式对第一金属层与第二金属层进行蚀刻。

在该结构中，由于第二金属层的膜厚与第二接触孔的宽度的1/2相比而较厚，因此在第二接触孔的两个侧面上堆积的第二金属层在第二接触孔的大致中央部处被连接。因此，第二接触孔被第二金属层填埋。其结果为，覆盖第二接触孔的金属层(第一金属层与第二金属层)的厚度(即，第二接触孔的底面与第二金属层的上表面之间的距离)与层间绝缘膜上的金属层的厚度相比而较厚。另一方面，由于第二金属层的厚度与第一接触孔的宽度的1/2相比而较薄，因此第二金属层以大致均匀的厚度堆积在第一接触孔内。其结果为，第一接触孔内的金属层的厚度与层间绝缘膜上的金属层的厚度大致相同。即，覆盖第二接触孔的金属层的厚度与覆盖第一接触孔的金属层的厚度相比而较厚。因此，在之后的蚀刻工序中，使第一接触孔的底面露出，另一方面，能够在覆盖第二接触孔的底面的状态下使第一金属层与第二金属层残留。根据该方法，能够容易地使第一金属层与第二金属层残留在第二接触孔内并且能够使第一接触孔的底面露出。另外，无需使第一接触孔的底面整体露出，只要露出至少一部分(柱区的表面)即可。

以上，虽然对本发明的具体示例进行了详细说明，但这些仅为示例，并不对权利要求书进行限定。在权利要求书所记载的技术中包括对上文所例示的具体例进行了各种变形、变更的技术。

在本说明书或附图中所说明的技术要素通过单独或各种组合的形式来发挥技术上的有用性，其并不被限定于申请时权利要求书中所记载的组合。此外，在本说明书或附图中所例示的技术为同时达成多个目的的技术，并且达成其中一个目的本身也具有技术上的有用性。

符号说明

10：半导体装置；12：硅基板；14：元件区域；16：元件外部区域；17：IGBT区域；18：二极管区域；20：沟槽；22：沟槽绝缘膜；24：沟槽电极；30：阳极区；31：pn结；32：势垒区；34：漂移区；36：阴极区；37：界面；38：柱区；44：发射区；46：集电区；50：层间绝缘膜；52：接触插头；52a：势垒金属；52b：填充金属层；54：上部电极层；54a：凹部；56：保护绝缘膜；56a：端部；58：表面电极层；60：接触孔；62：接触孔；70：下部电极层。