一种绝缘栅双极晶体管及其制造方法与流程

本发明涉及半导体技术，涉及一种绝缘栅双极晶体管及其制造方法。

背景技术：

功率半导体器件作为开关器件，主要应用于电机驱动和变频等领域。绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称：IGBT)是一种主要的功率半导体器件，具有高电压阻断，大导通电流，高输入阻抗和驱动电路简单等优点。IGBT作为一种双极型器件，又具有双极功率晶体管的电流密度大，饱和压降低，电流处理能力强等优点。自20世纪80年代初期，IGBT器件研制成功以来，其工艺技术和参数不断改进和提高，IGBT器件已由第一代平面型IGBT发展到第六代槽栅型IGBT(其结构如图1所示)，其电性能参数日益完善。但是在向高频大功率化的发展方面，仍需在减小通态压降和增加开关速度之间进行折衷。CSTBT(Carrier Stored Trench-gate Bipolar Transistor，载流子存储槽型双极型晶体管)是一种新型的IGBT(其结构如图2所示)，通过在槽栅之间的P-body基区底部引入较高浓度的N型CS层(Carrier Stored layer)12，阻止空穴从N-漂移区流出，空穴便集中在CS层附近，对漂移区电导调制，从而降低器件导通压降，但高浓度的CS层会导致器件的正向耐压比较低，CS浓度不可能无限高，这进一步限制了器件电导调制的作用。

技术实现要素：

本发明针对以上CSTBT结构出现的问题提出了一种绝缘栅双极晶体管.

本发明所提供的绝缘栅双极型晶体管，采用如下技术方案：一种绝缘栅双极晶体管，包括从下至上依次层叠设置的金属化集电极1、P型集电区2、N型缓冲层3、N-漂移区4和P-base区6，所述P-base区6两侧具有槽栅结构；所述P-base区6上表面具有金属化发射极10；所述P-base区6上层具有N+发射极11，所述N+发射极11的上表面与金属化发射极10接触，N+发射极11的侧面与槽栅结构接触；所述槽栅结构由栅氧化层5、位于栅氧化层5中的多晶硅栅8以及位于多晶硅栅8上表面的金属化栅电极9构成；其特征在于，所述P-base区6中具有N型重掺杂层7，所述N型重掺杂层7将P-base区6分割为上下两层结构，且N型重掺杂层7在与两侧栅氧化层5相连的部分具有1个或多个开孔，使上下两层P-base区6通过这些开孔连通。

本发明总的技术方案，通过设置在P-base区5中的N型重掺杂层7，使器件成为具有电子注入增强的槽栅型IGBT，相当于引入了达林顿管，正向工作时，其横截面电路结构如图5所示，JMOS2和JMOS3所在的支路首先导通，沟道电子注入到N-漂移区4，促使阳极P区2向漂移区注入空穴，空穴电流(JH)经外延P-base区5到达金属发射极11。随着JH的增大，Rb两端的压降增大，当压降大于0.7V(PN结内建电势)，N型重掺杂层7向漂移区和外延P-base区注入电子，形成电子电流JN，达林顿管开启。在导通状态下，JN、JMOS2、JMOS3分别向漂移区注入电子，使器件具有极低的导通压降。

上述方案中：所述N型重掺杂层7埋层开口的处的形状可以是方形，条形，六角形、三角形，梯形、圆形、或者椭圆形；所述埋层浓度可以根据设计要求而相应变化；所述绝缘栅双极型晶体管的集电极可以是电场终止结构、透明集电极结构或阳极短路结构。

一种绝缘栅双极晶体管的制造方法，其特征在于，包括以下步骤：

第一步：采用N-单晶硅片，制备N-漂移区4；

第二步：在N-漂移区4背面通过高能离子注入，高温推结，退火，形成较高浓度的N型缓冲层3；

第三步：翻转硅片，在N-漂移区4上表面采用离子注入工艺并退火，形成一定深度的P-base区6，然后在P-base区6上层通过离子注入形成N型重掺杂埋层7；

第四步：在N型重掺杂埋层7的上表面通过外延生长形成另一部分P-base区6；

第五步：刻蚀出槽栅结构，所述槽栅沿器件垂直方向穿过P-base区6并与N-漂移区4连接；

第六步：在槽栅中淀积栅氧化层5；

第七步：在栅氧化层上淀积多晶硅层，形成多晶硅栅电极8；

第八步：在上P-base区采用离子注入工艺形成N+发射极11；

第九步：分别淀积SiO2等绝缘介质、刻蚀欧姆孔；

第十步：淀积金属层，在P-base区6上表面形成金属发射极10及互联，淀积钝化层；

第十一步：衬底背面减薄、抛光，注入P+并进行离子激活，在N型缓冲层3下表面形成 P型集电区2；

第十二步：背金，在P型集电区2下表面形成集电极1。

本发明的有益效果表现在：本发明在传统槽栅型绝缘栅双极晶体管的基础上，通过在P-base区内引入了N型重掺杂层7。当器件正向导通时，空穴电流在埋层下方横向流动，经Rb产生横向压降，当电压降大于0.7V时，N型重掺杂层7向漂移区和下P-base区(埋层以下的P-base区)横向注入电子，发生强烈的电导调制，使得器件具有极低的导通压降，从而大大降低了器件导通损耗。在阻断态下，由于在沟槽边缘处没有向CSTBT一样的高浓度CS层且阻断电压主要由漂移区承受，因此器件的耐压不会受到N型重掺杂层7的影响；在关断期间，漂移区内存储的空穴经过N型重掺杂层的开口区域被发射极抽出，表现出和传统器件一直的关断特性。所述槽栅型绝缘栅双极晶体管可适用于中高压半导体功率器件和功率集成电路领域。

附图说明

图1是传统槽栅型绝缘栅双极晶体管结构示意图；

图2是第六代载流子存储槽栅绝缘栅双极晶体管结构示意图；

图3是本发明的三维槽栅型绝缘栅双极晶体管结构示意图；

图4是本发明中N型重掺杂层7的形成图；

图5是本发明所对应的电路图；

图6是图4对应的横截面A-A’结构图；

图7是图4对应的横截面B-B’结构图；

图8是本发明，传统IGBT以及载流子存储IGBT正向导通时集电极电流密度和集电极电压的输出特性曲线对比图；

图9是本发明、传统IGBT以及载流子存储IGBT的关断特性曲线对比图；

图10是本发明、传统IGBT以及载流子存储IGBT关断损耗和导通压降对比图。

具体实施方式

一种绝缘栅双极晶体管，结构如图3所示，包括从下至上依次层叠设置的金属化集电极1、 P型集电区2、N型缓冲层3、N-漂移区4和P-base区6，所述P-base区6两侧具有槽栅结构；所述P-base区6上表面具有金属化发射极10；所述P-base区6上层具有N+发射极11，所述N+发射极11的上表面与金属化发射极10接触，N+发射极11的侧面与槽栅结构接触；所述槽栅结构由栅氧化层5、位于栅氧化层5中的多晶硅栅8以及位于多晶硅栅8上表面的金属化栅电极9构成；其特征在于，所述P-base区6中具有N型重掺杂层7，所述N型重掺杂层7将P-base区6分割为上下两层结构，且N型重掺杂层7在与两侧栅氧化层5相连的部分具有1个或多个开孔，使上下两层P-base区6通过这些开孔连通，N型重掺杂层7的形成如图4所示，其中N型重掺杂层7的宽度、厚度、长度。为可变化值，具体参数可根据实际需求，结构优化确定。

本发明的工作原理为：

由离子注入形成的N型重掺杂层7位于P-base区内。其沿A-A’和B-B’处横截面如图6和图7所示。图6中N型重掺杂层7的一端与栅氧化层相连，另一端终止于P-base区，上下两个区域之间通过窄小的空隙相连。图7中N型重掺杂层7的两端都是与栅氧化层相连，P-base区被所述埋层分隔为上下P-base区和下P-base区，且所述上P-base区和下P-base区在此横截面断开。

在导通过程中，电子通过反型层注入N-漂移区4内，此时空穴从P型集电区2注入到N型缓冲层3和N-漂移区4内，形成如图5中的JH电流。空穴经过下P-base区从N型重掺杂层7的开口处，被发射极抽出。在此过程中，N型重掺杂层起阻挡空穴的作用。空穴在N型重掺杂层7下方横向流动，经过横向电阻Rb产生电势差，随着空穴电流的增大，所产生的横向电势差大于由N型重掺杂层7和P-base区形成的pn结内建电势时，此pn结导通，从而大量的电子从N型重掺杂层7注入到下P-base区和N-漂移区，形成如图5所示的第三股电流电子电流JN。JN和沟道电流一起形成三路电子注入，同时对N-漂移区4电导调制，这大大降低了器件的导通压降，减少了导通损耗。需要说明的是JN电流并不是无限增大的，从等效电路图5可以看出，JN电流受到MOS1的控制，由于MOS的饱和特性决定了整个器件也具有像常规绝缘栅双极晶体管一样的饱和特性，如图8所示。在设计中，为了保证如图5所示JN支路上横向电阻Rb足够大，纵向上，在不影响器件耐压的情况下可以减薄下P-base区厚度，横向上，N型重掺杂层应设计得足够长，即等效于图4中掩膜版不透光区域之间相隔尽量远。在器件关断过程中，大量的空穴经过N型重掺杂层的开口区域被集电极抽出，电子则经过缓冲层被集电极抽出，器件关断时间没有太大的变化，如图9所示。

一种绝缘栅双极晶体管的制造方法，其特征在于，包括以下步骤：

第一步：采用N-单晶硅片，制备N-漂移区4；

第二步：在N-漂移区4背面通过高能离子注入，高温推结，退火，形成较高浓度的N型缓冲层3；

第三步：翻转硅片，在N-漂移区4上表面采用离子注入工艺并退火，形成一定深度的P-base区6，然后在P-base区6上层通过离子注入形成N型重掺杂埋层7；

第四步：在N型重掺杂埋层7的上表面通过外延生长形成另一部分P-base区6；

第五步：刻蚀出槽栅结构，所述槽栅沿器件垂直方向穿过P-base区6并与N-漂移区4连接；

第六步：在槽栅中淀积栅氧化层5；

第七步：在栅氧化层上淀积多晶硅层，形成多晶硅栅电极8；

第八步：在上P-base区采用离子注入工艺形成N+发射极11；

第九步：分别淀积SiO2等绝缘介质、刻蚀欧姆孔；

第十步：淀积金属层，在P-base区6上表面形成金属发射极10及互联，淀积钝化层；

第十一步：衬底背面减薄、抛光，注入P+并进行离子激活，在N型缓冲层3下表面形成P型集电区2；

第十二步：背金，在P型集电区2下表面形成集电极1

应当说明，本发明的核心发明点在于针对CSTBT结构槽栅边缘处电场集中与低导通压降的折中关系而提出的一种在不引起电场集中情况下，也可以获得极低导通损耗的电子注入增强结构。说明书中所列举的仿真结果只是为了更好的阐明本发明所具有的优势，并不代表已经达到了最优值，本领域技术人员可以通过对本发明各结构参数的优化来获得更好的结果。本发明中结构的制备工艺具有很多种变化，本发明中提供的制备方法仅为实现该结构的一种途径。本发明不可能也没必要一一说明，但本领域技术人员应当理解在本发明上所作出的各种结构或工艺上的变化，均在本发明申请保护的范围之内。