绝缘栅开关元件以及该绝缘栅开关元件的控制方法
【专利摘要】半导体衬底(12)包括：第一导电型的第一半导体区(30)，其暴露于第一表面；第二导电型的主基区(42)，其在与所述第一半导体区相邻的位置暴露于所述第一表面；第二导电型的表面层基区(44)，其在与所述主基区相邻的位置暴露于所述第一表面，并具有比所述主基区的厚度小的厚度。栅电极(74)布置为跨于所述第一半导体区的上部、所述主基区的上部和所述表面层基区的上部。
【专利说明】
绝缘栅开关元件以及该绝缘栅开关元件的控制方法
技术领域
[0001 ]本发明涉及绝缘栅开关元件以及该绝缘栅开关元件的控制方法。
【背景技术】
[0002]公开号为2011-187853的日本专利申请(JP 2011-187853A)公开了一种金属氧化物半导体场效应晶体管(MOSFET)。当阈值电压或更高的电压施加于该MOSFET的栅电极，在基区形成沟道。因此，载流子通过该沟道从源极区流向漏极区。于是，该MOSFET导通。当施加到栅电极的电压降低到低于阈值时，该沟道消失，并且载流子的流动停止。于是，该MOSFET关断。
【发明内容】
[0003]为降低导通电阻或类似的目的，M0SFET的源极区和漏极区之间的距离被减小。即，当MOSFET导通时，形成沟道的区域的长度(以下，有时被称为沟道长度)被减小。当该沟道长度进一步减小时，由于受到形成在漏极区和基区的交界面处的耗尽层的影响，MOSFET的栅极阈值降低。这种现象通常称为短沟道效应。由于短沟道效应的发生，很难将MOSFET的沟道长度减小到预定的长度或更短的长度。同样地，即使在绝缘栅双极型晶体管(IGBT)中，由于短沟道效应，很难将沟道长度(即，发射极区与漂移区之间的距离)减小到预定的长度或更短的长度。如上所述，根据相关的技术，在绝缘栅开关元件中，由于短沟道效应的发生，难以在保持较高栅极阈值的同时降低导通电阻。本发明提供了一种允许绝缘栅开关元件实现较高栅极阈值和较低导通电阻之间的兼容性的技术。
[0004]根据本发明的一个方案，绝缘栅开关元件包括:包括第一表面和在所述第一表面的对侧的第二表面的半导体衬底;布置在该表面上的栅极绝缘膜；以及布置在所述栅极绝缘膜上的栅电极。所述半导体衬底包括:第一导电型的第一半导体区，其暴露于所述第一表面;第二导电型的主基区，其在与所述第一半导体区相邻的位置暴露于所述第一表面;第二导电型的表面层基区，其在与所述主基区相邻的位置暴露于所述第一表面，并具有比所述主基区的厚度更小的厚度；以及第一导电型的第二半导体区，其在所述第二表面侧与所述表面层基区相接触并与所述第一半导体区分离。所述栅电极布置为跨于所述第一半导体区的上部、所述主基区的上部和所述表面层基区的上部。
[0005]第一导电型和第二导电型其中一个是η型，另一个是P型。在绝缘栅开关元件是η沟道MOSFET的情况下，第一导电型为η型。在绝缘栅开关元件是P沟道MOSFET的情况下，第一导电型为P型。在绝缘栅开关元件是IGBT的情况下，第一导电型为η型。第一半导体区可以在被主基区环绕的状态下与主基区相接触。类似地，第二半导体区可以在被主基区环绕的状态下与主基区相接触。在本说明书中，区(例如，表面层基区和主基区)的厚度是指沿着半导体衬底的厚度方向测量的该区的尺寸。
[0006]在根据该方案的绝缘栅开关元件中，当施加栅极电压时，在主基区和面向栅电极的表面层基区中形成沟道。当栅极电压增大时，沟道的厚度也增大。当表面层基区中的沟道的厚度达到表面层基区的厚度时，第一半导体区和第二半导体区通过该沟道彼此连通。当第一半导体区和第二半导体区通过沟道彼此连通时，电流在第一半导体区和第二半导体区之间流动。即，绝缘栅开关元件导通。由于第二半导体区与背面侧的表面层基区相接触，电流主要在垂直方向上(半导体衬底的厚度方向)在第二半导体区和表面层基区之间流动。因此，沟道的有电流流动的部分(即栅极绝缘膜)主要是主基区的表面层部分中的沟道。因此，主基区的表面层部分的长度(即第一半导体区和表面层基区之间的距离)为有效沟道长度。因此，通过减小主基区的表面层部分的长度，可以减小有效沟道长度，从而减小绝缘栅开关元件的导通电阻。此外，第二半导体区通过表面层基区与主基区的表面层部分相连。即，第二半导体区不直接与主基区的表面层部分相接触。因此，可以抑制耗尽层从第二半导体区向表面层部分的延伸。于是，短沟道效应可以被抑制。因此，在绝缘栅开关元件中，即使有效沟道长度(主基区的表面层部分的长度)被缩减，短沟道效应也不太可能发生，栅极阈值也不太可能降低。因此，根据该绝缘栅开关元件的结构，较高的栅极阈值和较低的导通电阻可以彼此兼容。
【附图说明】
[0007]本发明的示例性的实施例的特点、优点以及技术和工业的意义，将参考附图在下文说明，附图中相似的标号表示相似的元件，其中:
[0008]图1为实例I的MOSFET 10的纵向剖面图；
[0009]图2为实例I的MOSFET10的表面层部分42a和表面层基区44的邻近区的放大的剖面图；
[0010]图3A为当栅极电压为OV时沿图2的A-A线取的能带图；
[0011]图3B为当栅极电压为OV时沿图2的B-B线取的能带图；
[0012]图4A为当栅极电压为栅极阈值或更高时沿图2的A-A线取的能带图；
[0013]图4B为当栅极电压为栅极阈值或更高时沿图2的B-B线取的能带图；
[0014]图5为比较例的MOSFET的表面层部分42a的邻近区的放大的剖面图；
[0015]图6为实例2的MOSFET的纵向剖面图；
[0016]图7为实例3的MOSFET的纵向剖面图；
[0017]图8为实例4的MOSFET的纵向剖面图；
[0018]图9为实例5的MOSFET的纵向剖面图；
[0019]图10为实例6的MOSFET的纵向剖面图；
[0020]图11为实例7的MOSFET的纵向剖面图；
[0021 ]图12为实例8的MOSFET的纵向剖面图；
[0022]图13为示出了MOSFET的制造过程的纵向剖面图；
[0023]图14为实例9的MOSFET的纵向剖面图；
[0024]图15为实例10的MOSFET的纵向剖面图；
[0025]图16为实例11的MOSFET的纵向剖面图；以及
[0026]图17为改进例的IGBT的纵向剖面图。
【具体实施方式】
[0027]图1示出的实例I的MOSFET 10为N沟道MOSFET JOSFET 10包括绝缘体上硅(SOI，silicon on insulator)衬底12。在下面的描述中，平行于SOI衬底12的表面12a的方向(图1的向右和向左的方向)称为X方向，平行于表面12a且垂直于X方向的方向称为y方向，SOI衬底12的厚度方向称为z方向。SOI衬底12包括支撑层(handle layer) 18、埋氧层(box layer)
16、以及器件层14。支撑层18由单晶硅形成。支撑层18暴露于SOI衬底12的背面12b。埋氧层16由氧化硅形成。埋氧层16层压在支撑层18上。器件层14由单晶硅形成。器件层14层压在埋氧层16上。器件层14通过埋氧层16而与支撑层18绝缘。此外，在SOI衬底12中，形成了延伸以穿透器件层14的边界绝缘膜20。边界绝缘膜20从SOI衬底12的表面12a延伸到埋氧层16。器件层14被边界绝缘膜20划分为多个元胞区22。在每个由边界绝缘膜20限定的元胞区22中，形成MOSFET结构。
[0028]在元胞区22中SOI衬底12的表面12a上，形成了硅局部氧化(L0C0S)膜70、栅极绝缘膜72、栅电极74、源电极76和漏电极78。
[0029]栅极绝缘膜72是由氧化硅形成的绝缘膜。栅极绝缘膜72布置在表面12a上。栅极绝缘膜72不与两个边界绝缘膜20a和20b(它们在X方向限定了元胞区22的两端)中的任何一个相接触。
[0030]栅电极74布置在栅极绝缘膜72上。栅电极74朝向器件层14的一面与器件层14之间插置了栅极绝缘膜72。栅电极74通过栅极绝缘膜72而与器件层14绝缘。
[0031]源电极76形成在与栅极绝缘膜72相邻的位置。源电极76形成于栅极绝缘膜72和边界绝缘膜20b之间。源电极76在栅极绝缘膜72与边界绝缘膜20b之间的位置与器件层14相接触。
[0032]L0C0S膜70为氧化硅形成的绝缘膜。L0C0S膜70在边界绝缘膜20a侧与栅极绝缘膜72相邻。即，L0C0S膜70在源电极76的对侧与栅极绝缘膜72相邻。换言之，栅极绝缘膜72布置在L0C0S膜70和源电极76之间。L0C0S膜70的厚度大于栅极绝缘膜72的厚度。在形成L0C0S膜70的区域中，SOI衬底12的表面12a比在其他区域定位为更接近下侧(背面12b侧)。也就是说，表面12a的一部分形成为凹陷状，布置L0C0S膜70来填充该凹陷部分。因此，L0C0S膜70的下端定位为比栅极绝缘膜72的下端更接近下侧。
[0033]漏电极78在边界绝缘膜20a侧与LO⑶S膜70相邻。漏电极78形成在LO⑶S膜70与边界绝缘膜20a之间。漏电极78在L0C0S膜70和边界绝缘膜20a之间的位置与器件层14相接触。
[0034]在元胞区22中，形成了源极区30、接触区46、基区40和漏极区50。
[0035]源极区30是具有高η型杂质浓度的η型区。源极区30暴露于表面12a。源极区30与源电极76和栅极绝缘膜72相接触。源极区30与源电极76形成欧姆接触。
[0036]接触区46是具有高P型杂质浓度的P型区。接触区46形成于源极区30和边界绝缘膜20b之间。接触区46暴露于SOI衬底12的表面12a。接触区46与源电极76形成欧姆接触。
[0037]基区40是P型区。基区40与源极区30和接触区46相接触。基区40包括主基区42和表面层基区44。
[0038]主基区42的P型杂质浓度低于接触区46的P型杂质浓度。主基区42形成于接触区46和源极区30的下侧。主基区42与接触区46和源极区30相接触。此外，主基区42的一部分延伸到与源极区30相邻的区域，并在该区域暴露于表面12a。在以下的描述中，主基区42的与源极区30相邻并且暴露于表面12a的部分被称为表面层部分42a。表面层部分42a与栅极绝缘膜72相接触。
[0039]表面层基区44的P型杂质浓度约等于主基区42的P型杂质浓度，且低于接触区46的P型杂质浓度。表面层基区44在与主基区42(更具体地，为表面层部分42a)相邻的位置暴露于表面12a。即，主基区42的表面层部分42a布置在表面层基区44和源极区30之间。表面层基区44只形成在表面12a的附近。图2所示的表面层基区44的厚度T2(S卩，在z方向上的尺寸)小于主基区42的厚度(S卩，从表面12a到主基区42的下端的距离)。厚度T2为20nm或更小。表面层基区44从表面层部分42a沿表面12a向LOCOS膜70侧延伸。表面层基区44的在LOCOS膜70侧的端面44a与LOCOS膜70相接触。表面层基区44的下端定位为比LO⑶S膜70的下端更靠近表面12a侧。因此，表面层基区44的端面44a的整个区域都与LOCOS膜70相接触。此外，表面层基区44与栅极绝缘膜72相接触。更具体地，栅极绝缘膜72在X方向覆盖表面层基区44和表层部分42a的表面的整个区域。栅极绝缘膜72还覆盖源极区30的部分表面。此外，栅电极74在X方向布置在表面层基区44和表面层部分42a的整个区域的上方。栅电极74从源极区30的上部延伸到LO⑶S膜70的上部。即，栅电极74布置为跨于源极区30的上部、表面层部分42a的上部、表面层基区44的上部以及LOCOS膜70的上部。图1中表面层部分42a的下侧的虚线表示表面层部分42a的轮廓。表面层部分42a和表面层基区44之间的虚线表示它们之间的边界。任何虚线均不代表物理边界，基区40的整体形成为P型区。
[0040]漏极区50是η型区。漏极区50与基区40相接触。漏极区50通过基区40而与源极区30分隔。漏极区50包括底区(bottom reg1n)52、漂移区54和接触区56。
[0041 ]接触区56的η型杂质浓度较高。接触区56形成在LOCOS膜70和边界绝缘膜20a之间。接触区56暴露于SOI衬底12的表面12a。接触区56与漏电极78形成欧姆接触。
[0042]漂移区54的η型杂质浓度低于接触区56的η型杂质浓度。漂移区54形成在表面层基区44、LOCOS膜70、以及接触区56的下侧。漂移区54与表面层基区44、LOCOS膜70、以及接触区56相接触。漂移区54与表面层基区44在背面12b侧相接触(S卩，与表面层基区44的下表面相接触)。此外，漂移区54经由插置于漂移区54和主基区42之间的界面绝缘膜(interfaceinsulating film，将在之后介绍)60而与主基区42相邻接。
[0043]底区52的η型杂质浓度低于漂移区54的η型杂质浓度。底区52形成在漂移区54和主基区42的下侧。底区52与漂移区54和主基区42相接触。此外，底区52与埋氧层16相接触。
[0044]界面绝缘膜60是一种具有极高电阻的绝缘膜。界面绝缘膜60沿着主基区42和漂移区54之间的界面形成。界面绝缘膜60不延伸到表面12a。因此，界面绝缘膜60与栅极绝缘膜72分隔。界面绝缘膜60在X方向定位于源电极76和漏电极78之间。因此，在SOI衬底12的表面12a的平面视图中，界面绝缘膜60定位于源电极76和漏电极78之间的区域中。
[0045]接下来，MOSFET10的操作将被描述。在MOSFET 10的使用中，在漏电极78和源电极76之间施加电压以允许漏电极78具有更高的电势。此时，当栅电极74的电势(栅电极74相对于源电极76的电势，以下有时称为栅极电压)增加时，如图2所示，电子在表面层部分42a和表面层基区44靠近栅极绝缘膜72的区域积聚，从而形成沟道80(反转层(invers1nlayer))。沟道80形成为跨于表面层部分42a和表面层基区44。即，沟道80形成为从源极区30延伸到LOCOS膜70。尽管栅电极74的电势相对较低，但沟道80的厚度Tl小于表面层基区44的厚度T2。因此，沟道80没有连接到漂移区54，且MOSFET 10未导通。当栅极电压增大，沟道80的厚度也增大。当栅极电压增大，沟道80的厚度Tl达到表面层基区44的厚度T2。在下文中，这将被详细描述。
[0046]图3A、3B、4A和4B示出了主基区42和表面层基区44的能带图。图3A和3B示出了当栅极电压为OV(即栅电极74与源电极76具有大致相同的电势)时的能带图，图4A和4B为当栅极电压为栅极阈值或更高时的能带图。此外，图3A和4A示出了沿图2的A-A线(S卩，表面层基区44和漂移区54)取的能带图，图3B和4B示出了沿图2的B-B线(S卩，主基区42)取的能带图。在图3A到4B中，Ec表示导带能级，Ev表示价带能级，Ef表示费米能级，Ei表示本征费米能级。如图3B所示，在栅极电压为OV的情况下，主基区42的能带大体上是平坦的。此外，如图3A所示，表面层基区44的能带偏移到了相对于漂移区54的能带的上侧。在栅极电压为OV的情况下，在栅极绝缘膜72附近的表面层基区44的能带大体上是平坦的。在表面层基区44的整体中，本征费米能级Ei高于费米能级Ef。
[0047]当栅极电压增加到栅极阈值或更高时，如图4B所示，主基区42的能带在栅极绝缘膜72侧向下弯曲。因此，本征费米能级Ei与费米能级Ef在交点Xl相交，在区域71越接近栅极绝缘膜72侧而非交点XI，本征费米能级Ei变得越低于费米能级Ef。因此，在栅极绝缘膜72和交点Xl之间的区域71，形成了导电类型反转为η型的区域(S卩，沟道80)。同样地，如图4A所示，表面层基区44内的能带也在栅极绝缘膜72侧向下弯曲。从图4Α和4Β的对比中可明显地看出，通过施加栅极阈值或更高的栅极电压，区域71(沟道80)的厚度Tl变得大于表面层基区44的厚度Τ2。因此，表面层基区44在其厚度方向的整体上，本征费米能级Ei低于费米能级Ef。也就是说，在厚度方向上的整个区域上，表面层基区44反转为η型。即，沟道80形成在表面层基区44的厚度方向上的整体上。如上所述，通过施加栅极阈值或更高的栅极电压，沟道80的厚度Tl达到表面层基区44的厚度Τ2。
[0048]当沟道80的厚度Tl达到表面层基区44的厚度Τ2时，源极区30和漂移区54(即漏极区50)通过沟道80互相连接。因此，电子通过沟道80从源极区30流至漏极区50。即，MOSFET10导通。由于漂移区54形成在表面层基区44的下侧，因此从表面层部分42a流入表面层基区44的电子向下流入漂移区54。因此，沟道80中电子主要流经的部分是在表面层部分42a中的沟道80，并且在表面层基区44中的沟道80的电流密度降低。即，在MOSFET 10中，虽然沟道80的实际长度LI较长，但影响MOSFET 10的导通电阻的有效沟道长度为表面层部分42a在X方向的长度L2。由于沟道长度L2较短，因此MOSFET的导通电阻较低。
[0049]此外，由于表面层基区44的厚度T2为20nm或更小，为了形成在表面层基区44的厚度方向上的整体上的沟道80，沟道80的厚度最大需要达到20nm。根据用于高电流控制的功率半导体领域的实际栅极电压，将沟道80的厚度Tl增加到20nm是可能的。因此，当表面层基区44的厚度T2设计为20nm或更小，M0SFET 10能够被适当地开关。
[0050]在MOSFET 10中，npn结构的寄生双极型晶体管由源极区30、主基区42和漏极区50形成。当MOSFET 10导通时，如果载流子在主基区42和漏极区50之间直接移动而不穿过沟道80，则寄生双极型晶体管导通，而MOSFET 10故障。然而，在MOSFET 10中，由于界面绝缘膜60形成在主基区42和漂移区54之间，载流子的移动被抑制。因此，寄生双极型晶体管在MOSFET10中不太可能被导通。
[0051 ]接下来，将参考示出了比较例的MOSFET的图5来描述短沟道效应。图5所示的比较例的MOSFET不同于实例I的MOSFET 10之处在于，其没有形成表面层基区44。在图5的MOSFET中，η型漂移区54在实例I的MOSFET 10中形成表面层基区44的区域内延伸。因此，漂移区54直接与主基区42的表面层部分42a相接触。在图5中，示出了MOSFET关断时分布在基区40内的耗尽层82。由于漂移区54的电势(即漏极区50)较高，耗尽层82从漂移区54与表面层部分42a之间的p-n结100开始大范围地在表面层部分42a延伸。在耗尽层82中，存在负的固定电荷(受体离子(acceptor 1ns))。如图5所示，当耗尽层82延伸至比表面层部分42a更宽时，由于耗尽层82中的负的固定电荷的影响，容易在表面层部分42a中形成沟道。因此，用来导通MOSFET的必要的栅极电压(即栅极阈值)降低。随着表面层部分42a在X方向的长度L3(以下称为沟道长度L3)的减小，耗尽层82的影响增大，导致栅极阈值降低。这就是短沟道效应。在沟道长度L3较大的情况下，栅极阈值不受沟道长度L3的影响而基本恒定。然而，当由于短沟道效应的发生而使得沟道长度L3减小时，栅极阈值随着沟道长度L3显著地改变。因此，栅极阈值由于沟道长度L3的制造误差而显著地不同，在批量生产中MOSFET的特性变得不稳定。
[0052]与此相反，在实例I的MOSFET10中，p型表面层基区44形成在与表面层部分42a相邻的位置，η型漂移区54(即漏极区50)从下侧与表面层基区44相接触。由于漂移区54不与表面层部分42a直接接触，耗尽层不太可能延伸到表面层部分42a。因此，短沟道效应不太可能发生。因此，实例I的MOSFET 10具有较高的栅极阈值。此外，即使表面层部分42a的长度L2有制造误差，栅极阈值也不太可能改变。
[0053]此外，在实例I的MOSFET 10中，表面层基区44的在表面层部分42a对侧的端面44a与LOCOS膜70相接触。也就是，端面44a不与漏极区50相接触。因此，耗尽层在水平方向不太可能通过表面层基区44朝向表面层部分42a延伸。于是，耗尽层向表面层部分42a的延伸被抑制，短沟道效应不太可能发生。
[0054]进一步地，在实例I的MOSFET 10中，如上所述，MOSFET 10不是通过只在栅极绝缘膜72附近形成的沟道80而导通。在沟道80的厚度Tl达到表面层基区44的厚度T2的状态下，MOSFET 10导通。于是，实现了较高的栅极阈值。由于MOSFET 10在沟道80的厚度Tl达到表面层基区44的厚度T2时导通，表面层部分42a的长度L2不太可能影响栅极阈值。因此，即使表面层部分42a的长度L2有制造误差，栅极阈值也不太可能改变。
[0055]如上所述，在实例I的MOSFET10中，即使有效沟道长度L2较短，也可以实现较高的栅极阈值和稳定的栅极阈值。即，根据MOSFET 10，可以实现低导通电阻、高栅极阈值以及稳定的栅极阈值。
[0056]当栅极电压降低到低于栅极阈值时，沟道80消失，MOSFET10关断。即使在MOSFET10关断的情况下，较低的漏电流从漏极区50流向源极区30。漏电流是由电子从源极区30通过基区40流向漏极区50引起的电流。通常，当漏极区50和源极区30之间的间隔较短时，漏电流很可能流动。然而，在实例I的MOSFET 10中，界面绝缘膜60沿着主基区42和漂移区54之间的边界面形成。因此，在界面绝缘膜60形成的区域中，电子不从基区40流动到漏极区50。于是，可以抑制漏电流从漏极区50流到源极区30。特别地，在SOI衬底12的表面12a的平面视图中，漏电流可能在位于漏电极78和源电极76之间的区域流动。因此，如图1所示，通过在漏电极78和源电极76之间的区域中布置界面绝缘膜60，可以有效地抑制漏电流。于是，在MOSFET10中，即使漏极区50和源极区30之间的间隔较短，漏电流也不太可能流动。此外，界面绝缘膜60是与栅极绝缘膜72分隔开的。也就是，界面绝缘膜60与栅极绝缘膜72分隔，而其间形成表面层部分42a。因此，界面绝缘膜60不妨碍电流流经沟道80。
[0057]如上所述，在实例I的MOSFET 10中，通过表面层基区44实现了低导通电阻、高栅极阈值以及稳定的栅极阈值。此外，在实例I的MOSFET 10中，通过界面绝缘膜60防止寄生双极型晶体管导通，从而漏电流可以被抑制。
[0058]在图6所示的实例2的MOSFET中，界面绝缘膜60不只形成在主基区42和漂移区54之间的界面处，还形成在主基区42和底区52之间的界面处。也就是说，界面绝缘膜60在基区40和漏极区50之间的界面的整体上形成，除了栅极绝缘膜72附近的位置。根据实例2的MOSFET，漏电流可以进一步被抑制。
[0059]在图7所示的实例3的MOSFET中，多个界面绝缘膜60布置在基区40和漏极区50之间的界面处。各界面绝缘膜60之间形成间隔。在这些间隔处，基区40(即主基区42)与漏极区50(即漂移区54和底区52)相接触。在实例3的MOSFET中，当MOSFET关断，耗尽层从在各界面绝缘膜60之间的间隔中形成的p-n结扩宽到漂移区54和底区52。因此，漂移区54和底区52的宽区域被耗尽。因此，实例3的MOSFET具有较高的阻断电压。
[0060]在图8所示的实例4的MOSFET中，如实例3中的MOSFET(图7)，多个界面绝缘薄膜60间隔布置。此外，在实例4的MOSFET中，漏极区50包括多个高浓度η型区58。高浓度η型区58比漂移区54具有更高的η型杂质浓度。高浓度η型区58与界面绝缘膜60相接触。高浓度η型区58的周边被漂移区54围绕。在高浓度η型区58和界面绝缘膜60之间没有间隔形成。因此，在各界面绝缘膜60之间的间隔中，漂移区54与主基区42相接触。
[0061 ] 具有高η型杂质浓度的高浓度η型区58对电子具有低电阻。因此，当高浓度η型区58被沿界面绝缘膜60布置时，如图8所示，流入漏极区50的电子通过沟道80容易地流向高浓度η型区58。也就是说，电子很容易沿着基区40和漏极区50之间的界面向下流动。当电子向下流入深的位置时，电子在分布在漂移区54中的同时流动，发生在漂移区54的损耗降低。因此，根据实例4的MOSFET的结构，导通电阻可以进一步降低。
[0062]此外，在实例4的MOSFET中，高浓度η型区58没有布置在各界面绝缘膜60之间的间隔中，具有低η型杂质浓度的漂移区54与主基区42在间隔处相接触。因此，当MOSFET关断时，耗尽层的扩大没有被高浓度η型区58阻碍。耗尽层可以从主基区42到漂移区54大范围地延伸。因此，实例4的MOSFET具有较高的阻断电压。
[0063]在实例I和2的MOSFET中，高浓度η型区58也可以形成在与界面绝缘膜60接触的位置。即使在这种配置中，MOSFET的导通电阻也可以被降低。
[0064]在如图9所示的实例5的MOSFET的结构中，将实例I的MOSFET 10的界面绝缘膜60用高浓度P型区62所取代。高浓度P型区62为比基区40(即主基区42和表面层基区44)具有较高P型杂质浓度的P型区。在电子穿过P型区的情况下，由于P型区的P型杂质浓度变得更高，所以电阻也变得更高。因此，高浓度P型区62对电子的电阻高于基区40对电子的电阻。如上所述，η沟道MOSFET的漏电流是由于电子的流动引起的。由于高浓度P型区62对电子具有较高的电阻，因此即便在实例5的MOSFET中也很难允许漏电流流动。此外，由于高浓度P型区62是P型区，因此在高浓度P型区62和漂移区54之间的界面处形成p-n结。因此，当MOSFET关断时，耗尽层从高浓度P型区62延伸到漂移区54。因此，实例5的MOSFET具有较高的阻断电压。
[0065]此外，实例2至4(即图6至8)的MOSFET的界面绝缘膜60可以用上述高浓度P型区62来代替。即使在这种配置中，漏电流也可以被抑制。
[0066]在设置高浓度P型区62的情况下，上述高浓度η型区58(见图8)也可以形成在与高浓度P型区62相接触的位置。通过提供高浓度η型区58，导通电阻可以进一步降低。
[0067]在图10所示的实例6的MOSFET的结构中，将高浓度P型区62布置在实例5的MOSFET的各界面绝缘膜60之间的间隔中。在这种结构中，电子不流动到界面绝缘膜60并且高浓度P型区62对电子具有高的电阻。因此，漏电流可以被抑$1」。此外，当MOSFET关断时，耗尽层从高浓度P型区62扩宽到漂移区54。因此，MOSFET具有较高的阻断电压。
[0068]在图11所示的实例7的MOSFET中，界面绝缘膜60和高浓度P型区62未形成在基区40和漏极区50之间的界面处。因此，基区40和漏极区50之间在其间的整个界面处相互接触。不同地，在实例7的MOSFET中，界面绝缘膜60形成在源极区30和基区40之间的界面处。如上所述，即使界面绝缘膜60形成在源极区30和基区40之间的界面处，漏电流也可以被抑制。代替实例7中的界面绝缘膜60，实例I至6中基区40和漏极区50之间的界面的结构也可以形成在源极区30和基区40之间的界面处。例如，代替实例7中的界面绝缘膜60，高浓度P型区62也可以在源极区30和基区40之间的界面处形成。
[0069]在图12所示的实例8的MOSFET中，高浓度表面层区43在表面层部分42a的一部分中形成。高浓度表面层区43的P型杂质浓度高于位于其外侧的表面层部分42a的P型杂质浓度。高浓度表面层区43的P型杂质浓度高于表面层基区44的P型杂质浓度。此外，高浓度表面层区43的P型杂质浓度高于其外围的P型区的P型杂质浓度，但低到足以形成沟道80。
[0070 ]根据实例8的MOSFET的结构，在批量生产中栅极阈值的变化可以被抑制。导致栅极阈值变化的因素由实例I的MOSFET 10来描述。在MOSFET 10的生产过程中，如图13所示，具有开口 90的掩膜92形成在SOI衬底12的表面12a。掩膜92由SiN形成。接下来，通过对SOI衬底12的表面12a进行氧化来形成LOCOS膜70。形成器件层14的硅被氧化到较深的位置，因此形成了具有较大厚度的LOCOS膜70。此时，由于在掩膜92的背面侧的器件层14被氧化，有可能出现在开口90的附件形成薄的氧化膜94的情况。此后，掩膜92被除去，形成必要的扩散层、绝缘膜和电极，从而形成了MOSFET 10。在形成薄的氧化膜94的情况下，表面层基区44上的绝缘膜的厚度(即，包括氧化膜94和栅极绝缘膜72的绝缘膜的厚度)在LOCOS膜70附近增加。由于氧化膜94的厚度增加，不太可能在表面层基区44中氧化膜94的下侧形成沟道80。由于很难控制氧化膜94的厚度，由于氧化膜94的厚度变化，有可能出现MOSFET的栅极阈值发生变化的情况。
[0071]与此相反，在如图12所示的实例8的MOSFET中，高浓度表面层区43形成在表面层部分42a的一部分中。由于高浓度表面层区43具有较高的P型杂质浓度，与其周边的表面层部分42a和表面层基区44相比，不太可能在高浓度表面层区43中形成沟道80。因此，当栅极电压增加时，沟道80在外侧的表面层部分42a和表面层基区44中的形成早于其在高浓度表面层区43中的形成。沟道80在高浓度表面层区43中形成较晚。因此，实例8的MOSFET的栅极阈值由高浓度表面层区43的P型杂质浓度决定。因此，氧化膜94的厚度不影响栅极阈值。此外，高浓度表面层区43的P型杂质浓度可以被准确地控制。因此，当实例8的结构被采用时，可以在MOSFET的量产中抑制栅极阈值的变化。
[0072]在实例8中，高浓度表面层区43也可以形成在表面层部分42a的整体区域上。即使在这种配置中，栅极阈值的变化也可以被抑制。
[0073]在如图14所示的实例9的MOSFET中，LOCOS膜70的下端布置得比表面层基区44的下端更接近表面12a侧(更浅的位置)。因此，表面层基区44的在LOCOS膜70侧的端面44a的部分在X方向与漂移区54相接触。在这种配置中，耗尽层在表面层基区44中沿水平方向从形成在表面层基区44的端面44a的部分处的p-n结开始延伸。因此，相比于实例I，耗尽层更可能在表面层部分42a中延伸。于是，相比于实例I，在这种结构中短沟道效应更可能发生。然而，SP使在这种结构中，由于存在表面层基区44，相比于现有技术中的MOSFET，耗尽层不太可能在表面层部分42a中延伸。也就是说，即使在这种结构中，短沟道效应也可以被抑制。此外，在实例9的MOSFET中，LO⑶S膜70不需要形成到较深的位置。因此，可以有效地制造MOSFET。进一步地，根据情况，可以不形成LOCOS膜70，表面层基区44的端面44a的整个区域可以与漂移区54相接触。根据这种结构，可以更高效地制造MOSFET ο此外，即使没有LOCOS膜70，相比于现有技术中的M0SFET，通过表面层基区44也可以进一步抑制短沟道效应。
[0074]在图15所示的实例1的MOSFET中，栅电极74比实例I的MOSFET 1中的短。在实例10的MOSFET中，栅电极74的在LOCOS膜70侧的端部74a布置得比LOCOS膜70更接近源极区30侧。即，栅电极74在表面层基区44上中断。栅电极74布置为跨于源极区30的上部、表面层部分42a的上部以及表面层基区44的上部，但不布置在LOCOS膜70的上部。在这种配置中，沟道80不形成在表面层基区44中的LOCOS膜70的附近区域(不存在栅电极74的部分)。然而，由于沟道80形成在表面层基区44的位于栅电极74下面的部分，因此即便在这种结构中MOSFET也可以导通。
[0075]在图16所示的实例11的MOSFET的结构中，将界面绝缘膜60从实例I的MOSFET 10中去除。实例11的MOSFET不包括任何界面绝缘膜60和高浓度P型区62。因此，基区40和漏极区50在其间整个界面相互接触。因此，实例11的MOSFET不能获得抑制漏电流的效果，其中对漏电流的抑制可以通过界面绝缘膜60和高浓度P型区62来实现。另一方面，实例11的MOSFET具有表面层基区44，从而可以实现高栅极阈值和低导通电阻。此外，界面绝缘膜60也可以从实例8、9和10(图12、14和15)的MOSFET中去除。即使在这种配置中，高栅极阈值和低导通电阻可以通过表面层基区44来实现。
[0076]在上述实例I至11中，描述了η沟道MOSFET。然而，在本说明书中公开的技术也可以被应用于P沟道M0SFET。在每个上述的实例中，可以通过反转η型半导体区和P型半导体区来得到P沟道M0SFET。进一步地，本说明书中公开的技术也可以应用于IGBT。在每个上述的实例中，可以通过允许P型区(集电极区)插置在漏极区50和漏电极78之间来得到IGBT。例如，如图17所示，在实例I的MOSFET中，可以通过在接触区56和漏电极78之间布置P型集电极区84来形成IGBT。
[0077]上述各实例的构成要件与权利要求的构成要件之间的关系将被描述。实例中的源极区30是权利要求中的第一半导体区的实例。实例中的漏极区50是权利要求中的第二半导体区的实例。实例中的表面层部分42a是“主基区在第一半导体区和表面层基区之间区域暴露于表面”的实例。实例中的LOCOS膜70是权利要求中的端部绝缘膜的实例。实例中的界面绝缘膜60和高浓度P型区62是权利要求中的高电阻区的实例。实例中的高浓度η型区58是权利要求的高浓度区的实例。
[0078]本说明书中公开的技术要素在下文中描述。以下技术要素独立使用。
[0079]在本说明书中公开的绝缘栅开关元件的一个实例中，表面层基区的厚度可以是20nm或更小。
[0080]当表面层基区的厚度为20nm或更小时，通过应用实践量值的栅极电压，沟道的厚度可以达到表面层基区的厚度。
[0081]在本说明书中公开的绝缘栅开关元件的实例中，表面层基区的厚度可以等于或小于当施加高于栅极阈值的栅极电压时在主基区中从栅极绝缘膜和主基区之间的界面开始延伸的沟道的宽度。
[0082]在本说明书中公开的绝缘栅开关元件的实例中，表面层基区的厚度可以等于或小于当施加高于栅极阈值的栅极电压时主基区的费米能级和本征费米能级互相交叉的交点位置和栅极绝缘膜之间的区域的厚度。
[0083]根据该配置，当栅极电压高于栅极阈值时，沟道的厚度可以达到表面层基区的厚度。
[0084]在本说明书中公开的绝缘栅开关元件的实例中，可以进一步包括端部绝缘膜，其与表面层基区的位于主基区的对侧的端面相接触。
[0085]根据这种配置，可以抑制耗尽层在水平方向上从端面开始的延伸。因此，耗尽层不太可能在主基区的表面层部分中延伸，短沟道效应可以被更加有效地抑制。
[0086]在本说明书中公开的绝缘栅开关元件的实例中，比表面层基区具有更高P型杂质浓度的高浓度表面层区可以形成在主基区的在第一半导体区和表面层基区之间暴露于表面的范围内的至少一部分中。
[0087]根据此配置，可进一步稳定栅极阈值。
[0088]此外，端面的整个区域可与端部绝缘膜相接触，或者端面的在表面侧的一部分可以与端部绝缘膜相接触。
[0089]在本说明书中公开的绝缘栅开关元件的实例中，栅电极可以布置为跨于第一半导体区的上部、主基区的上部、表面层基区的上部和端部绝缘膜的上部。在绝缘栅开关元件的另一个实例中，栅电极可以不布置在端部绝缘膜上。
[0090]在本说明书中公开的绝缘栅开关元件的实例中，与栅极绝缘膜分隔的高电阻区可以布置在第一界面和第二界面中的至少一个处，并且与所述主基区相比，所述高电阻区对第一导电型半导体的多数载流子的电阻更高，其中，第一界面为主基区和第一半导体区之间的界面，第二界面为主基区和第二半导体区之间的界面。
[0091]根据这种配置，漏电流可以被抑制。即，漏电流是由第一导电型半导体的多数载流子(当第一导电型为η型时为电子，当第一导电型为P型时为空穴)的流动引起。在绝缘栅开关元件中，高电阻区布置在第一界面和第二界面中的至少一个处。高电阻区对第一导电型半导体的多数载流子具有较高的电阻值。由于高电阻区的存在，第一导电型半导体的多数载流子(即电子或空穴)在绝缘栅开关元件关断时不太可能在源极区和漏极区之间流动。因此，漏电流不太可能在绝缘栅开关元件中流动。此外，由于高电阻区与栅极绝缘膜分离，当绝缘栅开关元件导通时，与栅极绝缘膜相邻的沟道内的电流不受高电阻区的阻碍。如上所述，通过设置高电阻区，可以抑制漏电流，而不会对绝缘栅开关元件的导通特性造成恶化。
[0092]在本说明书中公开的绝缘栅开关元件的实例中，可以进一步包括布置在半导体衬底的表面上并且与第一半导体区连接的第一电极、以及布置在该表面上并且与第二半导体区连接的第二电极。在该表面的平面视图中，高电阻区的至少一部分可以布置在第一电极和第二电极之间的区域中。
[0093]根据这种配置，漏电流可以被进一步抑制。
[0094]在本说明书中公开的绝缘栅开关元件的实例中，高电阻区可以由绝缘体形成。
[0095]在本说明书中公开的绝缘栅开关元件的实例中，高电阻区可以形成在除了栅极绝缘膜附近的位置之外的第二界面的整体中。
[0096]根据这种配置，漏电流可以被进一步抑制。
[0097]在本说明书中公开的绝缘栅开关元件的实例中，多个高电阻区可以间隔地布置在第二界面处。
[0098]根据这种配置，当绝缘栅开关元件关断时，耗尽层从位于各高电阻区之间的间隔部分的第二界面开始，在漏极区延伸。因此，绝缘栅开关元件的阻断电压被提高。
[0099]在本说明书中公开的绝缘栅开关元件的实例中，第二半导体区可以具有高浓度区，其与高电阻区相接触，并且具有比其周边的第二半导体区更高的第一导电型杂质浓度。
[0100]根据这种配置，当绝缘栅开关元件导通时，载流子容易流过高浓度区。即，载流子容易地沿着第二半导体区中的第二界面流动。于是，载流子在第二半导体区内的流动可以被分散。因此，绝缘栅开关元件的导通电阻可以被降低。
[0101]在本说明书中公开的绝缘栅开关元件的实例中，高电阻区可以形成为具有比主基区更高的第二导电型杂质浓度的第二导电型区。
[0102]在本说明书中公开的绝缘栅开关元件的实例中，高电阻区可以具有多个绝缘体以及具有比主基区更高的第二导电型杂质浓度的第二导电型区。多个绝缘体可以间隔地布置在第二界面处。第二导电型区可以布置在多个绝缘体之间的间隔中。
[0103]在本说明书中公开的绝缘栅开关元件的实例中，高电阻区可以布置在第一界面处。
【主权项】
1.一种绝缘栅开关元件，其特征在于，包括: 半导体衬底，其包括第一表面和在所述第一表面的对侧的第二表面； 布置在所述第一表面上的栅极绝缘膜；以及 布置在所述栅极绝缘膜上的栅电极，其中 所述半导体衬底包括 第一导电型的第一半导体区，其暴露于所述第一表面， 第二导电型的主基区，其在与所述第一半导体区相邻的位置暴露于所述第一表面， 第二导电型的表面层基区，其在与所述主基区相邻的位置暴露于所述第一表面，并且其厚度比所述主基区的厚度小，以及 第一导电型的第二半导体区，其在所述第二表面侧与所述表面层基区相接触并与所述第一半导体区分离，并且 所述栅电极布置为跨于所述第一半导体区的上部、所述主基区的上部和所述表面层基区的上部。2.根据权利要求1所述的绝缘栅开关元件，其特征在于，所述表面层基区的厚度为20nm或更小。3.根据权利要求1所述的绝缘栅开关元件，其特征在于，所述表面层基区的厚度等于或小于当施加以高于栅极阈值的栅极电压时从所述栅极绝缘膜和所述主基区之间的界面起在所述主基区内延伸的沟道的厚度。4.根据权利要求1所述的绝缘栅开关元件，其特征在于，所述表面层基区的厚度等于或小于当施加以高于栅极阈值的栅极电压时所述主基区的费米能级与本征费米能级互相交叉的交点位置和所述栅极绝缘膜之间的区域的厚度。5.根据权利要求1-4中任一项所述的绝缘栅开关元件，其特征在于，进一步包括: 端部绝缘膜，其与所述表面层基区的位于所述主基区对侧的端面相接触。6.根据权利要求5所述的绝缘栅开关元件，其特征在于，比所述表面层基区具有更高P型杂质浓度的高浓度表面层区布置在所述主基区的在所述第一半导体区和所述表面层基区之间暴露于所述第一表面的区域内的至少一部分中。7.根据权利要求5或6所述的绝缘栅开关元件，其特征在于，所述端面的整个区域与所述端部绝缘膜相接触。8.根据权利要求5或6所述的绝缘栅开关元件，其特征在于，所述端面的在所述第一表面侧的一部分与所述端部绝缘膜相接触。9.根据权利要求5-8中任一项所述的绝缘栅开关元件，其特征在于，所述栅电极布置为跨于所述第一半导体区的上部、所述主基区的上部、所述表面层基区的上部以及所述端部绝缘膜的上部。10.根据权利要求5-8中任一项所述的绝缘栅开关元件，其特征在于，所述栅电极不布置在所述端部绝缘膜上。11.根据权利要求1-10中任一项所述的绝缘栅开关元件，其特征在于，高电阻区布置在第一界面和第二界面中的至少一个中，所述高电阻区与所述栅极绝缘膜分离，并且与所述主基区相比，所述高电阻区对第一导电型半导体的多数载流子的电阻更高，所述第一界面为所述主基区和所述第一半导体区之间的界面，所述第二界面为所述主基区和所述第二半导体区之间的界面。12.根据权利要求11所述的绝缘栅开关元件，其特征在于，进一步包括: 布置在所述第一表面并与所述第一半导体区连接的第一电极；以及 布置在所述第一表面并与所述第二半导体区连接的第二电极，其中 在所述第一表面的平面视图中，所述高电阻区的至少一部分布置于所述第一电极和所述第二电极之间的区域中。13.根据权利要求11或12所述的绝缘栅开关元件，其特征在于，所述高电阻区由绝缘体制成。14.根据权利要求11-13中任一项所述的绝缘栅开关元件，其特征在于，所述高电阻区布置在除了所述栅极绝缘膜附近的位置之外的所述第二界面的整体中，。15.根据权利要求13所述的绝缘栅开关元件，其特征在于，多个高电阻区间隔地布置在所述第二界面处。16.根据权利要求15所述的绝缘栅开关元件，其特征在于，所述第二半导体区具有高浓度区，所述高浓度区与所述高电阻区相接触且具有比所述高浓度区周边的所述第二半导体区更高的第一导电型杂质浓度。17.根据权利要求11或12所述的绝缘栅开关元件，其特征在于，所述高电阻区布置为第二导电型区，所述第二导电型区具有比所述主基区更高的第二导电型杂质浓度。18.根据权利要求11或12所述的绝缘栅开关元件，其特征在于， 所述高电阻区具有多个绝缘体和第二导电型区，所述第二导电型区具有比所述主基区更高的第二导电型杂质浓度， 所述多个绝缘体间隔地布置在所述第二界面处，以及 所述第二导电型区布置在所述多个绝缘体之间的间隔中。19.根据权利要求11-13中任一项所述的绝缘栅开关元件，其特征在于，所述高电阻区布置在所述第一界面处。20.—种根据权利要求1-19中任一项所述的绝缘栅开关元件的控制方法，其特征在于，包括:对所述栅电极施加电压以在所述表面层基区的整体中形成沟道。
【文档编号】H01L29/423GK106067483SQ201610252373
【公开日】2016年11月2日
【申请日】2016年4月21日 公开号201610252373.7, CN 106067483 A, CN 106067483A, CN 201610252373, CN-A-106067483, CN106067483 A, CN106067483A, CN201610252373, CN201610252373.7
【发明人】石田崇, 大川峰司
【申请人】丰田自动车株式会社