功率集成器件、包括其的电子器件及电子系统的制作方法
【专利摘要】一种功率集成器件包括：漂移区，其设置在衬底中；源极区，其设置在衬底中与漂移区间隔开；漏极区，其设置在漂移区中；栅绝缘层和栅电极，其顺序地层叠在源极区与漂移区之间的衬底上；沟槽隔离层，其设置在与漏极区的一侧相邻的漂移区中；以及深沟槽场绝缘层，其设置在与漏极区的另一侧相邻的漂移区中，其中深沟槽场绝缘层的垂直高度大于深沟槽场绝缘层的宽度。
【专利说明】功率集成器件、包括其的电子器件及电子系统
[0001]相关申请的交叉引用
[0002]本申请要求2014年9月I日提交的韩国专利申请第10_2014_0115387号的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
[0003]各种实施例涉及半导体集成电路，并且更具体而言涉及功率集成器件、包括其的电子器件和电子系统。
【背景技术】
[0004]在智能型功率器件中可使用集成电路用作控制器和驱动器。智能型功率器件的输出电路可设计成包括在高电压下操作的横向双扩散MOS (LDMOS)晶体管。因此，LDMOS晶体管的击穿电压、例如漏结击穿电压和栅极电介质击穿电压，是可直接影响LDMOS晶体管的稳定操作的重要因素。此外，LDMOS晶体管的导通电阻(Ron)也是可影响LDMOS晶体管的电特性、例如LDMOS晶体管的电流驱动能力的重要因素。为了改善LDMOS晶体管的漏结击穿电压，应该减小漏极区与沟道区之间的漂移区的掺杂浓度、或者应该增加载流子在漂移区中的漂移长度(对应于漂移区中的电流路径的长度)。然而，这可能劣化LDMOS晶体管的电流驱动能力，从而增大LDMOS晶体管的导通电阻(Ron)。相反，当漏极区与沟道区之间的漂移区的掺杂浓度增加、或者漂移区中的漂移长度减小时，LDMOS晶体管的导通电阻(Ron)可减小，由此改善LDMOS晶体管的电流驱动能力。然而，这可能降低LDMOS晶体管的漏结击穿电压。也就是，在LDMOS晶体管中，导通电阻与漏结击穿电压可具有一种取舍关系。
【发明内容】
[0005]本公开的各种实施例针对功率集成器件、包括其的电子器件及电子系统。
[0006]根据一个实施例，一种功率集成器件包括:沟道区，其设置在衬底的第一区域中；漂移区，其设置在衬底的第二区域中并且与沟道区相邻；源极区，其设置在衬底的第三区域中并且耦接至沟道区；漏极区，其设置在漂移区的第一区域中；叠层，其包括栅绝缘层和栅电极并且从沟道区之上延伸至漂移区之上；沟槽隔离层，其设置在漂移区的第二区域中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移区的第三区域中并且与漏极区的第二侧相邻，其中漂移区具有与沟道区相反的导电性，并且其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0007]根据另一实施例，一种功率集成器件包括:支撑衬底；掩埋绝缘层，其在支撑衬底之上；漂移层，其在掩埋绝缘层之上；体区，其设置在漂移层中；源极区，其设置在体区中；漏极区，其设置在漂移层中并且与体区间隔开；叠层，其包括栅绝缘层和栅电极，并且从源极区与漂移层之间的体区之上延伸到漂移层之上；沟槽隔离层，其设置在漂移层中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移层中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0008]根据另一实施例，一种功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层和栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区的第三区域中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0009]根据另一实施例，一种功率集成器件包括:衬底；掩埋层，其具有第一导电性并且设置在衬底之上；有源层，其具有第二导电性并且设置在掩埋层之上；阱区，其具有第一导电性并且设置在有源层的第一区域中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层以及栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区的第三区域中并且与漏极区的第一侧相邻；深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻；接触区，其具有第一导电性，设置在有源层的第二区域中，并且与阱区间隔开；以及下沉区域，其具有第一导电性，垂直地穿过有源层，将接触区连接至掩埋层，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0010]根据另一实施例，一种功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；第一漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区的第一侧相邻；第二漂移区，其具有第一导电性，设置在阱区的第三区域中，并且与体区的第二侧相邻；第一源极区，其具有第一导电性并且设置在体区的第一区域中；第二源极区，其具有第一导电性并且设置在体区的第二区域中；体接触区，其具有第二导电性并且设置在第一源极区与第二源极区之间的体区中；第一漏极区，其具有第一导电性并且设置在第一漂移区中；第二漏极区，其具有第一导电性并且设置在第二漂移区中；第一叠层，其包括第一栅绝缘层以及第一栅电极，并且从第一源极区与阱区之间的体区之上延伸到阱区之上；第二叠层，其包括第二栅绝缘层和第二栅电极，并且从第二源极区与阱区之间的体区之上延伸到阱区之上；第一沟槽隔离层，其设置在阱区的第四区域中并且与第一漏极区的第一侧相邻；第二沟槽隔离层，其设置在阱区的第五区域中并且与第二漏极区的第一侧相邻；第一深沟槽场绝缘层，其设置在阱区的第六区域中并且与第一漏极区的第二侧相邻；以及第二深沟槽场绝缘层，其设置在阱区的第七区域中并且与第二漏极区的第二侧相邻，其中第一深沟槽场绝缘层的高度大于第一深沟槽场绝缘层的宽度，并且其中第二深沟槽场绝缘层的高度大于第二深沟槽场绝缘层的宽度。
[0011]根据另一实施例，一种电子器件包括:高电压集成电路，其适于响应于输入信号来产生输出信号；以及功率集成器件，其适于根据高电压集成电路的输出信号来执行开关操作，其中功率集成器件包括:沟道区，其设置在衬底的第一区域中；漂移区，其设置在衬底的第二区域中并且与沟道区相邻；源极区，其设置在衬底的第三区域中并且耦接至沟道区；漏极区，其设置在漂移区的第一区域中；叠层，其包括栅绝缘层和栅电极并且从沟道区之上延伸至漂移区之上；沟槽隔离层，其设置在漂移区的第二区域中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移区的第三区域中并且与漏极区的第二侧相邻，其中漂移区具有与沟道区相反的导电性，并且其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0012]根据另一实施例，一种电子器件包括:高电压集成电路，其适于响应于输入信号来产生输出信号；以及功率集成器件，其适于根据高电压集成电路的输出信号来执行开关操作，其中功率集成器件包括:支撑衬底；掩埋绝缘层，其在支撑衬底之上；漂移层，其在掩埋绝缘层之上；体区，其设置在漂移层中；源极区，其设置在体区中；漏极区，其设置在漂移层中并且与体区间隔开；叠层，其包括栅绝缘层和栅电极，并且从源极区与漂移层之间的体区之上延伸到漂移层之上；沟槽隔离层，其设置在漂移层中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移层中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0013]根据另一实施例，一种电子器件包括:高电压集成电路，其适于响应于输入信号来产生输出信号；以及功率集成器件，其适于根据高电压集成电路的输出信号来执行开关操作。功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层和栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区的第三区域中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0014]根据另一实施例，一种电子器件包括:高电压集成电路，其适于响应于输入信号来产生输出信号；以及功率集成器件，其适于根据高电压集成电路的输出信号来执行开关操作，其中功率集成器件包括:衬底；掩埋层，其具有第一导电性并且设置在衬底之上；有源层，其具有第二导电性并且设置在掩埋层之上；阱区，其具有第一导电性并且设置在有源层的第一区域中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层和栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区的第三区域中并且与漏极区的第一侧相邻；深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻；接触区，其具有第一导电性，设置在有源层的第二区域中，并且与阱区间隔开；以及下沉区，其具有第一导电性，垂直地穿过有源层，将接触区连接至掩埋层，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0015]根据另一实施例，一种电子器件包括:高电压集成电路，其适于响应于输入信号来产生输出信号；以及功率集成器件，其适于根据高电压集成电路的输出信号来执行开关操作，其中功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；第一漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区的第一侧相邻；第二漂移区，其具有第一导电性，设置在阱区的第三区域中，并且与体区的第二侧相邻；第一源极区，其具有第一导电性并且设置在体区的第一区域中；第二源极区，其具有第一导电性并且设置在体区的第二区域中；体接触区，其具有第二导电性并且设置在第一源极区与第二源极区之间的体区中；第一漏极区，其具有第一导电性并且设置在第一漂移区中；第二漏极区，其具有第一导电性并且设置在第二漂移区中；第一叠层，其包括第一栅绝缘层和第一栅电极，并且从第一源极区与阱区之间的体区之上延伸到阱区之上；第二叠层，其包括第二栅绝缘层以及第二栅电极，并且从第二源极区与阱区之间的体区之上延伸到阱区之上；第一沟槽隔离层，其设置在阱区的第四区域中并且与第一漏极区的第一侧相邻；第二沟槽隔离层，其设置在阱区的第五区域中并且与第二漏极区的第一侧相邻；第一深沟槽场绝缘层，其设置在阱区的第六区域中并且与第一漏极区的第二侧相邻；以及第二深沟槽场绝缘层，其设置在阱区的第七区域中并且与第二漏极区的第二侧相邻，其中第一深沟槽场绝缘层的高度大于第一深沟槽场绝缘层的宽度，并且其中第二深沟槽场绝缘层的高度大于第二深沟槽场绝缘层的宽度。
[0016]根据另一实施例，一种电子系统包括移动站调制解调器以及电源管理集成电路，其中电源管理集成电路适于供应电源电压至移动站调制解调器，并且适于采用功率集成器件作为开关器件，并且功率集成器件包括:沟道区，其设置在衬底的第一区域中；漂移区，其设置在衬底的第二区域中并且与沟道区相邻；源极区，其设置在衬底的第三区域中并且耦接至沟道区；漏极区，其设置在漂移区的第一区域中；叠层，其包括栅绝缘层和栅电极并且从沟道区之上延伸至漂移区之上；沟槽隔离层，其设置在漂移区的第二区域中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移区的第三区域中并且与漏极区的第二侧相邻，其中漂移区具有与沟道区相反的导电性，并且其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0017]根据另一实施例，一种电子系统包括移动站调制解调器以及电源管理集成电路，其中电源管理集成电路适于供应电源电压至移动站调制解调器并且适于采用功率集成器件作为开关器件，并且功率集成器件包括:支撑衬底；掩埋绝缘层，其在支撑衬底之上；漂移层，其在掩埋绝缘层之上；体区，其设置在漂移层中；源极区，其设置在体区中；漏极区，其设置在漂移层中并且与体区间隔开；叠层，其包括栅绝缘层和栅电极，并且从源极区与漂移层之间的体区之上延伸到漂移层之上；沟槽隔离层，其设置在漂移层中并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在漂移层中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0018]根据另一实施例，一种电子系统包括移动站调制解调器以及电源管理集成电路，其中电源管理集成电路适于供应电源电压至移动站调制解调器，并且适于采用功率集成器件作为开关器件，并且功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层和栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区中的第三区域并且与漏极区的第一侧相邻；以及深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0019]根据另一实施例，一种电子系统包括移动站调制解调器以及电源管理集成电路，其中电源管理集成电路适于供应电源电压至移动站调制解调器并且适于采用功率集成器件作为开关器件，并且功率集成器件包括衬底；掩埋层，其具有第一导电性并且设置在衬底之上；有源层，其具有第二导电性并且设置在掩埋层之上；阱区，其具有第一导电性并且设置在有源层的第一区域中；体区，其具有第二导电性并且设置在阱区的第一区域中；漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区间隔开；源极区，其具有第一导电性并且设置在体区中；漏极区，其具有第一导电性并且设置在漂移区中；叠层，其包括栅绝缘层和栅电极，并且从源极区与阱区之间的体区之上延伸到阱区之上；沟槽隔离层，其设置在阱区的第三区域中并且与漏极区的第一侧相邻；深沟槽场绝缘层，其设置在阱区的第四区域中并且与漏极区的第二侧相邻；接触区，其具有第一导电性，设置在有源层的第二区域中，并且与阱区间隔开；以及下沉区，其具有第一导电性，垂直地穿过有源层，将接触区连接至掩埋层，其中深沟槽场绝缘层的高度大于深沟槽场绝缘层的宽度。
[0020]根据另一实施例，一种电子系统包括移动站调制解调器以及电源管理集成电路，其中电源管理集成电路适于供应电源电压至移动站调制解调器并且适于采用功率集成器件作为开关器件，并且功率集成器件包括:阱区，其具有第一导电性并且设置在衬底中；体区，其具有第二导电性并且设置在阱区的第一区域中；第一漂移区，其具有第一导电性，设置在阱区的第二区域中，并且与体区的第一侧相邻；第二漂移区，其具有第一导电性，设置在阱区的第三区域中，并且与体区的第二侧相邻；第一源极区，其具有第一导电性并且设置在体区的第一区域中；第二源极区，其具有第一导电性并且设置在体区的第二区域中；体接触区，其具有第二导电性并且设置在第一源极区与第二源极区之间的体区中；第一漏极区，其具有第一导电性并且设置在第一漂移区中；第二漏极区，其具有第一导电性并且设置在第二漂移区中；第一叠层，其包括第一栅绝缘层和第一栅电极，并且从第一源极区与阱区之间的体区之上延伸到阱区之上；第二叠层，其包括第二栅绝缘层和第二栅电极，并且从第二源极区与阱区之间的体区之上延伸到阱区之上；第一沟槽隔离层，其设置在阱区的第四区域中并且与第一漏极区的第一侧相邻；第二沟槽隔离层，其设置在阱区的第五区域中并且与第二漏极区的第一侧相邻；第一深沟槽场绝缘层，其设置在阱区的第六区域中并且与第一漏极区的第二侧相邻；以及第二深沟槽场绝缘层，其设置在阱区的第七区域中并且与第二漏极区的第二侧相邻，其中第一深沟槽场绝缘层的高度大于第一深沟槽场绝缘层的宽度，并且其中第二深沟槽场绝缘层的高度大于第二深沟槽场绝缘层的宽度。
【附图说明】
[0021]本公开的实施例在结合附图和所附详细描述的情况下将变得更清楚，其中:
[0022]图1是示出根据一个实施例的功率集成器件的立体图；
[0023]图2A是在一般的功率集成器件中采用的浅沟槽场绝缘结构；
[0024]图2B是示出图1的功率集成器件中包括的深沟槽场绝缘结构的合并截面图；
[0025]图3是示出图1的功率集成器件和图2A中所示的具有浅沟槽场绝缘结构的功率集成器件的合并布局图；
[0026]图4是示出根据另一实施例的功率集成器件的立体图；
[0027]图5是示出根据另一实施例的功率集成器件的立体图；
[0028]图6是示出根据另一实施例的功率集成器件的立体图；
[0029]图7是示出根据另一实施例的功率集成器件的立体图；
[0030]图8是示出根据另一实施例的功率集成器件的立体图；
[0031]图9是示出采用根据一个实施例的功率集成器件的电子器件的示意图；以及
[0032]图10是示出采用根据一个实施例的功率集成器件的电子系统的框图。
【具体实施方式】
[0033]在诸如横向双扩散MOS(LDMOS)晶体管的功率集成器件中可采用浅沟槽隔离(STI)层和沟槽场绝缘层。STI层可用来将相邻的LDMOS晶体管彼此隔离，沟槽场绝缘层可用来减轻在LDMOS晶体管中产生的电场。沟槽场绝缘层可以具有与STI层类似的结构。例如，沟槽场绝缘层和STI层中的每个可被配置为包括具有预设深度的沟槽以及填充沟槽的绝缘层。因此，沟槽场绝缘层和STI层可以同时形成。沟槽场绝缘层可以具有与STI层大体相同的尺寸、或者与STI层不同的尺寸。在任一种情况下，在一般的功率集成器件中采用的沟槽场绝缘层可以具有高宽比小于I的浅沟槽场绝缘层结构。也就是，一般的沟槽场绝缘层的垂直高度可以小于所述一般的沟槽场绝缘层的水平宽度。
[0034]相比而言，根据实施例，在LDMOS晶体管中采用的每个沟槽场绝缘层可以具有高宽比大于I的深沟槽场绝缘层结构。在一个实施例中，与深沟槽场绝缘层的两个侧壁的两个垂直高度和深沟槽场绝缘层的底表面的水平宽度的总和相对应的漂移长度可以大体等于与一般的LDMOS晶体管中采用的浅沟槽场绝缘层的两个侧壁的两个垂直高度和在所述一般的LDMOS晶体管中采用的浅沟槽场绝缘层的底表面的水平宽度的总和相对应的漂移长度。因此，与一般的功率集成器件即LDMOS晶体管相比较，根据本公开的实施例的功率集成器件即LDMOS晶体管可以具有与一般的功率集成器件大体相同的漂移长度和相同的结击穿电压。
[0035]然而，在根据实施例的功率集成器件中采用的深沟槽场绝缘层的宽度可以小于在一般的功率集成器件中采用的浅沟槽场绝缘层的宽度。因此，相比于一般的功率集成器件，根据实施例的功率集成器件占用的平面面积可以在没有电流驱动能力的劣化的情况下减小。这可以带来功率集成器件的导通电阻的改善。
[0036]在以下的说明中，将理解的是，当一个元件被称作位于另一个元件“上”、“之上”、“以上”、“下”、“之下”或“以下”时，其可以是直接接触另外的元件，或者在二者之间也可以存在至少一个中间元件。相应地，在本文中使用的诸如“上”、“之上”、“以上”、“下”、“之下”或“以下”等的术语仅出于描述特定实施例的目的，而不意在进行限制。
[0037]在附图中，为了便于图示，部件的厚度和长度相比于实际的物理厚度和长度有所夸大。为了描述的简便，可能省略了对已知功能和元件的具体描述。此外，“连接/耦接”可以指一个部件与另一个部件直接耦接，或者经由第三部件与另一部件间接耦接。在此说明书中，除非另行具体指出，否则单数形式可以包括复数形式。此外，说明书中使用的“包括”表示存在或增加一个或更多个部件、步骤、操作和元件。
[0038]图1是示出根据实施例的功率集成器件100的立体图。参见图1，功率集成器件100可包括LDMOS晶体管。LDMOS晶体管可以具有设置在P型衬底110的上部中的单沟道、P型体区120和N型漂移区130。P型体区120和N型漂移区130可设置在第一方向上以在其间的界面区彼此接触。P型体接触区122和N型源极区142可设置在P型体区120的上部区域中。P型体接触区122和N型源极区142中的每个可以是条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。P型体接触区122和N型源极区142可以暴露至P型体区120的顶表面。P型体区120的位于N型源极区142与N型漂移区130之间的上部区域可以作为单沟道区124。在单沟道区124中，在特定条件下形成反型层。P型体接触区122和N型源极区142可以具有杂质浓度高于P型体区120的杂质浓度。P型体接触区122和N型源极区142可被偏置为具有相同的电位。例如，P型体接触区122和N型源极区142可以连接至地线。N型漏极区144可设置在N型漂移区130的上部区域中，并且可以在N型漂移区130的顶表面暴露。N型漏极区144可以具有杂质浓度高于N型漂移区130的杂质浓度。N型漏极区144可以是在第二方向上延伸的条带形状。栅绝缘层152和栅电极154可以顺序地叠层在沟道区124上。栅绝缘层152和栅电极154可以延伸到P型体区120与N型漏极区144之间的N型漂移区130上。栅绝缘层152和栅电极154中的每个可以是在第二方向上延伸的条带形状。
[0039]沟槽隔离层160和深沟槽场绝缘层170可设置在N型漂移区130中。沟槽隔离层160和深沟槽场绝缘层170可暴露至N型漂移区130的顶表面。沟槽隔离层160可设置在N型漏极区144的一侧以具有平行于N型漏极区144的条带形状。沟槽隔离层160可以将功率集成器件100与其它器件物理地和电性地隔离。深沟槽场绝缘层170可以设置成关于N型漏极区144与沟槽隔离层160相对。深沟槽场绝缘层170也可以在第二方向上延伸，并且具有平行于N型漏极区144的条带形状。如在图1中所示，深沟槽场绝缘层170可设置在P型体区120与N型漏极区144之间的N型漂移区130中，并且栅电极154可以通过深沟槽场绝缘层170与N型漏极区144间隔开。因此，深沟槽场绝缘层170可以抑制栅电极154的在与N型漏极区144相邻的边缘处发生的场拥挤现象，由此改善功率集成器件100的漏结击穿电压特性和栅极电介质击穿电压特性。
[0040]尽管图1示出深沟槽场绝缘层170和沟槽隔离层160分别直接接触N型漏极区144的两个边缘的例子，但是实施例并不限于此。例如，在另一实施例中，深沟槽场绝缘层170和沟槽隔离层160中的至少一个可设置成与N型漏极区144间隔开。沟槽隔离层160可设置在N型漏极区144的一侧或者第一侧，并且深沟槽场绝缘层170可设置在N型漏极区144的另一侧或者第二侧。第二侧是与第一侧相对的侧。深沟槽场绝缘层170可以与栅绝缘层152的边缘和栅电极154的边缘重叠。可替选地，深沟槽场绝缘层170可以与栅绝缘层152和栅电极154间隔开。
[0041]图2B是示出图1的功率集成器件100中包括的深沟槽场绝缘层170的截面图。图2A是示出在一般的功率集成器件中采用的浅沟槽场绝缘层170’的截面图。尽管在图2A和图2B中，深沟槽场绝缘层170和一般的浅沟槽场绝缘层170’两者都具有垂直的侧壁轮廓，但是实施例并不限于此。例如，在另一实施例中，深沟槽场绝缘层170和一般的浅沟槽场绝缘层170’中的每个可以具有倾斜的侧壁轮廓。深沟槽场绝缘层170和一般的浅沟槽场绝缘层170’的这些侧壁轮廓可应用于以下实施例中的任何实施例。
[0042]参见图2A，一般的浅沟槽场绝缘层170’的第一侧壁可以具有第一垂直长度L11，即第一高度。所述一般的浅沟槽场绝缘层170’的第二侧壁可以具有第二垂直长度L123P第二高度。所述一般的浅沟槽场绝缘层170’的底表面可以具有在第一方向上延伸的水平长度L13，即宽度。第一方向可以与漏极电流从N型漏极区144流向N型源极区(图1的142)的方向大体反平行。
[0043]参见图2B，深沟槽场绝缘层170可以具有第一垂直长度L21、即在第一侧壁的第一高度，第二垂直长度L22、即在第二侧壁的第二高度，以及水平长度L23、即在第一方向上沿着底表面测量的宽度。在一个实施例中，深沟槽场绝缘层170的第一高度L21和第二高度L22可以彼此大体相等。深沟槽场绝缘层170的第一高度L21和第二高度L22可以大于深沟槽场绝缘层170的宽度L23。例如，深沟槽场绝缘层170的第一高度L21和第二高度L22可以大于深沟槽场绝缘层170的宽度L23至少1.2倍。
[0044]相比而言，在图2A中，一般的浅沟槽场绝缘层170’的第一高度Lll和第二高度L12可以小于所述一般的浅沟槽场绝缘层170’的宽度L13。在一个实施例中，深沟槽场绝缘层170的第一高度L21、第二高度L22以及宽度L23的总和可以等于所述一般的浅沟槽场绝缘层170’的第一高度LI 1、第二高度L12以及宽度L13的总和。
[0045]再次参见图1、2A和2B，如果P型体接触区122和N型源极区142接地，并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至N型漏极区144和栅电极154，则可在单沟道区124中形成反型层，并且漏极电流可以流经反型层。也就是，由于在N型源极区142和N型漏极区144之间产生的电场，从N型源极区142发射的电子可以沿着虚线180所表示的电流路径而经由单沟道区124中的反型层和N型漂移区130朝向N型漏极区144漂移。当从N型源极区142发射的电子朝向N型漏极区144漂移时，电子可以沿着深沟槽场绝缘层170的侧壁和底表面移动。相应地，电子沿着深沟槽场绝缘层170的移动距离(在以下称为漂移长度)，可以等于深沟槽场绝缘层170的第一高度L21、第二高度L22以及宽度L23的总和。
[0046]如果漂移长度增加，则可改善功率集成器件100的漏结击穿电压特性，但是功率集成器件100的漏极电流驱动能力可能会劣化。如果漂移长度减小，则可改善功率集成器件100的漏极电流驱动能力，但是功率集成器件100的漏结击穿电压特性可能会劣化。在根据一个实施例的功率集成器件100中，漂移长度可以对应于深沟槽场绝缘层170的第一高度L21、第二高度L22以及宽度L23的总和。功率集成器件100的漂移长度可以大体等于一般的浅沟槽场绝缘层170’的第一高度LI 1、第二高度L12以及宽度L13的总和。也就是，由于采用深沟槽场绝缘层170的功率集成器件100的漂移长度大体等于采用浅沟槽场绝缘层170’的所述一般的功率集成器件的漂移长度，因此功率集成器件100可以展现出与采用浅沟槽场绝缘层170’的一般的功率集成器件大体相同的漏结击穿电压特性。
[0047]图3是示出图1的功率集成器件100以及图2A中所示的具有浅沟槽场绝缘层170’的一般的功率集成器件10的合并布局图，展示了图1中所示的功率集成器件100的电流驱动能力的改善的效果。在图3中，图1中所使用的相同的附图标记表示相同或类似的元件。相应地，为了描述的简单和便利，将省略或大致提及如图1中所示的相同元件的描述。
[0048]参见图3，根据一个实施例的功率集成器件100的布局图在图3的底部示出，而对应于比较实例的一般的功率集成器件10的布局图在图3的顶部示出。根据一个实施例的功率集成器件100具有深沟槽场绝缘层170，并且深沟槽场绝缘层170的第一高度(图2的L21)和第二高度(图2的L22)中的每个大于深沟槽场绝缘层170的宽度(图2的L23)。相比而言，一般的功率集成器件10具有浅沟槽场绝缘层170’，并且浅沟槽场绝缘层170’的第一高度(图2的Lll)和第二高度(图2的L12)中的每个小于浅沟槽场绝缘层170’的宽度(图2的L13) ο
[0049]如可从图3看出的，功率集成器件100沿着第一方向测量的总节距P2可以比一般的功率集成器件10沿着第一方向测量的总节距Pl更短。这是因为在功率集成器件100中采用的深沟槽场绝缘层170的宽度(图2的L23)比在一般的功率集成器件10中采用的浅沟槽场绝缘层170’的宽度(图2的L13)更短。
[0050]为了验证图1中所示的功率集成器件100的电流驱动能力的改善的效果，将浅沟槽场绝缘层170’制备成具有0.35微米的第一高度Lll和第二高度L12以及3.5微米的宽度L13。将深沟槽场绝缘层170制备成具有1.4微米的第一高度L21和第二高度L22以及1.0微米的宽度L23。然后，计算或者模拟器件参数。
[0051]为了模拟，在一般的功率集成器件10和功率集成器件100两者中，将诸如尺寸、大小、材料或杂质浓度的其它条件设定为相同。一般的功率集成器件10的节距Pl大约是5.95微米，而功率集成器件100的节距P2大约是3.55微米。模拟的结果是，一般的功率集成器件10的漏结击穿电压大约是78.1伏特，而功率集成器件100的漏结击穿电压大约是79.4伏特。也就是，虽然深沟槽场绝缘层170的宽度L23被调整为比浅沟槽场绝缘层170’的宽度L13更短，但是功率集成器件100的漏结击穿电压呈现与一般的功率集成器件10的漏结击穿电压非常小的差异或几乎相等。
[0052]一般的功率集成器件10呈现大约67.8mQ/mm2的导通电阻值，而功率集成器件100呈现大约48.8mQ/mm2的导通电阻值。这可以归因于功率集成器件100的节距尺寸比一般的功率集成器件10的节距尺寸更短的缘故。相应地，相比于一般的功率集成器件10，功率集成器件100呈现改善的导通电阻特性。
[0053]参见图2A和2B，功率集成器件100的漂移长度可以大体等于一般的功率集成器件10的漂移长度。因此，功率集成器件100可以呈现与一般的功率集成器件10大体相同的漏结击穿电压特性。然而，功率集成器件100沿着平行于漏极电流方向的第一方向测量的节距P2可以比一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件100的导通电阻特性可以改善。也就是，根据一个实施例，功率集成器件100的导通电阻特性可以在没有漏结击穿电压特性上的任何劣化的情况下改善。当在单个衬底中集成多个功率集成器件100时，可以更有效地观察到功率集成器件100的此优点。
[0054]图4是示出根据另一实施例的功率集成器件200的立体图。参见图4，功率集成器件200可包括具有分段沟道的LDMOS晶体管。P型体区220和N型漂移区230设置在衬底210的上部中。P型体区220和N型漂移区230可在第一方向上排列并且彼此间隔开。P型体区220的侧壁以及底表面可以被设置在衬底210中的P型阱区290包围。P型阱区290可以具有杂质浓度低于P型体区220的杂质浓度。P型阱区290的侧壁可以接触N型漂移区230的侧壁。如果衬底210在被用作沟道区时具有P型导电性并且具有适当的表面杂质浓度，则P型阱区290可被省略。尽管在图4中未示出，但是可以在衬底210中额外设置N型阱区，以包围P型阱区290和N型漂移区230。
[0055]P型体接触区222和N型源极区242可设置在P型体区220的上部区域中。P型体接触区222和N型源极区242可以具有条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。P型体接触区222和N型源极区242可暴露至P型体区220的顶表面。
[0056]P型体区220的位于N型源极区242和P型阱区290之间的上部区域可以作为第一沟道区224，其中在特定条件下形成反型层。类似地，P型阱区290的位于P型体区220和N型漂移区230之间的上部区域可以作为第二沟道区294，其中在特定条件下形成反型层。
[0057]P型体接触区222和N型源极区242可以具有杂质浓度高于P型体区220的杂质浓度。P型体接触区222和N型源极区242可被偏置为具有相同的电位。例如，P型体接触区222和N型源极区242可以连接至地线。N型漏极区244可设置在N型漂移区230的上部区域中，并且可暴露至N型漂移区230的顶表面。N型漏极区244可以具有杂质浓度高于N型漂移区230的杂质浓度。N型漏极区244可设置成具有在第二方向上延伸的条带形状。
[0058]栅绝缘层252和栅电极254可以顺序地叠层在第一沟道区224和第二沟道区294上。栅绝缘层252和栅电极254可以延伸到N型漂移区230之上。栅绝缘层252和栅电极254也可设置成具有在第二方向上延伸的条带形状。
[0059]沟槽隔离层260和深沟槽场绝缘层270可设置在N型漂移区230中。沟槽隔离层260和深沟槽场绝缘层270可暴露至N型漂移区230的顶表面。沟槽隔离层260可设置在N型漏极区244的一侧，以具有平行于N型漏极区244的条带形状。沟槽隔离层260可以将功率集成器件200与其它器件物理地和电性地隔离。深沟槽场绝缘层270可设置在N型漏极区244的另一侧。深沟槽场绝缘层270也可以在第二方向上延伸，以具有平行于N型漏极区244的条带形状。
[0060]如图4中所示，深沟槽场绝缘层270可设置在P型阱区290和N型漏极区244之间的N型漂移区230中，并且栅电极254可以通过深沟槽场绝缘层270与N型漏极区244间隔开。因此，深沟槽场绝缘层270可以抑制发生在栅电极254的与N型漏极区244相邻的边缘的场拥挤现象，由此改善功率集成器件200的漏结击穿电压特性以及栅极电介质击穿电压特性。
[0061]尽管图4示出深沟槽场绝缘层270和沟槽隔离层260直接接触N型漏极区244的侧边缘的例子，但是实施例并不限制于此。例如，在另一实施例中，深沟槽场绝缘层270和沟槽隔离层260中的至少一个可设置成与N型漏极区244间隔开。沟槽隔离层260可设置在N型漏极区244的一侧。深沟槽场绝缘层270可设置在N型漏极区244的另一侧。深沟槽场绝缘层270可设置成与栅绝缘层252的边缘和栅电极254的边缘重叠。可替选地，深沟槽场绝缘层270可以与栅绝缘层252和栅电极254间隔开。
[0062]如参考图2A和2B所示，深沟槽场绝缘层270的两个相对侧壁的第一高度和第二高度可以大于深沟槽场绝缘层270的底表面的宽度。在一个实施例中，深沟槽场绝缘层270的第一高度和第二高度中的每个可以大于深沟槽场绝缘层270的宽度至少1.2倍。也就是，深沟槽场绝缘层270的高度可以大于图2A中所示的一般的浅沟槽场绝缘层170’的高度。深沟槽场绝缘层270的沿着第一方向测量的宽度可以比图2A中所示的一般的浅沟槽场绝缘层170’的宽度更短。深沟槽场绝缘层270的第一高度、第二高度以及宽度的总和可以等于图2A中所示的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12以及宽度L13的总和。
[0063]如果P型体接触区222和N型源极区242接地，并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至N型漏极区244和栅电极254，则可在第一沟道区224和第二沟道区294中形成反型层，并且漏极电流可以流过反型层。也就是，从N型源极区242发射的电子可以借助于在N型源极区242和N型漏极区244之间产生的电场，沿着虚线280所表示的电流路径，经由第一沟道区224和第二沟道区294中的反型层以及N型漂移区230，朝向N型漏极区244漂移。当从N型源极区242发射的电子朝向N型漏极区244漂移时，电子可以沿着深沟槽场绝缘层270的侧壁以及底表面移动。
[0064]功率集成器件200中的电子的漂移长度可以对应于深沟槽场绝缘层270的第一高度、第二高度和宽度的总和。功率集成器件200中的电子的漂移长度可以大体等于在2A中示出的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。因此，功率集成器件200可以呈现与图2A和图3中示出的一般的功率集成器件10大体相同的漏结击穿电压特性。
[0065]如参考图3所述，功率集成器件200在第一方向上的节距可以比图3中示出的一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件200的导通电阻特性可以改善。也就是，根据图4中所示的实施例，功率集成器件200的导通电阻特性可在没有漏结击穿电压特性的任何劣化的情况下改善。当多个功率集成器件200集成在单个衬底中时，可以更有效地显示功率集成器件200的此优点。
[0066]图5是示出根据另一实施例的功率集成器件300的立体图。参见图5，功率集成器件300可被配置成包括设置在绝缘体上硅(SOI)衬底上的LDMOS晶体管。SOI衬底可包括支撑衬底312、在支撑衬底312上的掩埋绝缘层314、以及在掩埋绝缘层314上的N型漂移层330。在一个实施例中，掩埋绝缘层314可以是氧化物层。N型漂移层330可以是掺杂N型杂质离子的单晶硅层。N型漂移层330可以通过掩埋绝缘层314与支撑衬底312分开。因此，诸如电子或空穴的载流子可在N型漂移层330中储存或漂移。也就是，由于掩埋绝缘层314的存在，没有电流从N型漂移层330流向支撑衬底312。因此，如果在SOI衬底上形成LDMOS晶体管，则LDMOS晶体管的操作速度可以改善。另外，由于N型漂移层330的深度是通过SOI衬底限定的，因此当LDMOS晶体管处于开关操作中时在N型漂移层330中产生的耗尽区的总体积可减小。因此，LDMOS晶体管的开关电压(即阈值电压)可降低，并且LDMOS晶体管的开关速度可以改善。
[0067]P型体区320和N型漏极区344可以在N型漂移层330的上部中彼此间隔开地在第一方向上排列。P型体接触区322和N型源极区342可设置在P型体区320的上部区域中。P型体接触区322和N型源极区342可以具有条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。P型体接触区322和N型源极区342可暴露至P型体区320的顶表面。P型体区320的位于N型源极区342和N型漂移区330之间的上部区域可以作为沟道区324，其中在特定条件下形成反型层。P型体接触区322和N型源极区342中的每个可以具有杂质浓度高于P型体区320的杂质浓度。P型体接触区322和N型源极区342可偏置成具有相同的电位。例如，P型体接触区322和N型源极区342可以连接至地线。N型漏极区344可暴露至N型漂移区330的顶表面。N型漏极区344可以具有杂质浓度高于N型漂移区330的杂质浓度。N型漏极区344可以具有在第二方向上延伸的条带形状。栅绝缘层352和栅电极354可以顺序地叠层在沟道区324上。栅绝缘层352和栅电极354还可以延伸到N型漂移区330之上。栅绝缘层352和栅电极354也可具有在第二方向上延伸的条带形状。
[0068]沟槽隔离层360和深沟槽场绝缘层370可设置在N型漂移区330中。沟槽隔离层360和深沟槽场绝缘层370可暴露至N型漂移区330的顶表面。沟槽隔离层360可设置在N型漏极区344的一侧，并且具有平行于N型漏极区344的条带形状。沟槽隔离层360可以将功率集成器件300与其它器件物理地和电性地隔离。深沟槽场绝缘层370可设置在N型漏极区344的另一侧。深沟槽场绝缘层370也可以在第二方向上延伸，并且具有平行于N型漏极区344的条带形状。如图5中所示，深沟槽场绝缘层370可设置在P型体区320和N型漏极区344之间的N型漂移区330中，并且栅电极354可以通过深沟槽场绝缘层370与N型漏极区344间隔开。因此，深沟槽场绝缘层370可以抑制发生在栅电极354的与N型漏极区344相邻的边缘的场拥挤现象，由此改善功率集成器件300的漏结击穿电压特性以及栅极电介质击穿电压特性。
[0069]尽管图5示出深沟槽场绝缘层370和沟槽隔离层360直接接触N型漏极区344的侧边缘的例子，但是实施例并非限制于此。例如，在另一实施例中，深沟槽场绝缘层370和沟槽隔离层360中的至少一个可与N型漏极区344间隔开。沟槽隔离层360可设置在N型漏极区344的一侧，并且深沟槽场绝缘层370可设置在N型漏极区344的另一侧。深沟槽场绝缘层370可以与栅绝缘层352的边缘和栅电极354的边缘重叠。在另一实施例中，深沟槽场绝缘层370可与栅绝缘层352和栅电极354间隔开。
[0070]如参考图2B所述，深沟槽场绝缘层370的两个相对侧壁的第一高度和第二高度可以大于深沟槽场绝缘层370的底表面的宽度。在另一实施例中，深沟槽场绝缘层370的第一高度和第二高度可以大于深沟槽场绝缘层370的宽度至少1.2倍。宽度可以是在第一方向上测量的。也就是，深沟槽场绝缘层370的高度可以大于图2A中所示的一般的浅沟槽场绝缘层170’的高度，并且深沟槽场绝缘层370在第一方向上的宽度可以比图2A中所示的一般的浅沟槽场绝缘层170’的宽度更短。深沟槽场绝缘层370的第一高度、第二高度和宽度的总和可以等于图2A中所示的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。
[0071]当P型体接触区322和N型源极区342接地、并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至N型漏极区344和栅电极354时，在沟道区324中可形成反型层，并且漏极电流可以流过反型层。也就是，从N型源极区342发射的电子可以借助于在N型源极区342和N型漏极区344之间产生的电场，沿着虚线380所表示的电流路径，经由沟道区324中的反型层和N型漂移区330，朝向N型漏极区344漂移。当从N型源极区342发射的电子朝向N型漏极区344漂移时，电子可以沿着深沟槽场绝缘层370的侧壁以及底表面移动。
[0072]电子在功率集成器件300中的漂移长度可以对应于深沟槽场绝缘层370的第一高度、第二高度和宽度的总和。电子在功率集成器件300中的漂移长度可以大体等于图2A中示出的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。因此，功率集成器件300可以呈现与图2A和图3中示出的一般的功率集成器件10大体相同的漏结击穿电压特性。
[0073]如参考图3所述，功率集成器件300在第一方向上的节距可以比图3中示出的一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件300的导通电阻特性可以改善。也就是，根据一个实施例，功率集成器件300的导通电阻特性可以在没有漏结击穿电压特性的任何劣化的情况下改善。当多个功率集成器件300集成在单个衬底中时，可以更有效地观察到功率集成器件300的此优点。
[0074]图6是示出根据另一实施例的功率集成器件400的立体图。参见图6，功率集成器件400可被配置成包括N型阱区412。N型阱区412可设置在P型衬底410的上部区域中。N型阱区412可以作为第一漂移区。在N型阱区412的上部区域中，P型体区420和N型漂移区430可设置成彼此间隔开。P型体区420和N型漂移区430可在第一方向上排列。N型漂移区430可以作为第二漂移区。
[0075]N型阱区412可以具有杂质浓度低于图1、图4和图5中所示的结构的N型漂移区130,230和330的杂质浓度。N型阱区412可以具有对应于功率集成器件400的漏极体区的杂质浓度。因此，当反向偏压(即漏极电压)施加在P型体区420和N型阱区412之间时在N型阱区412中产生的耗尽区的宽度，可以大于图1、图4和图5中分别所示的当漏极电压施加至功率集成器件100、200和300时在N型漂移区130、230和330中产生的耗尽区的宽度。因此，包括N型阱区412的功率集成器件400可以呈现漏结击穿电压高于功率集成器件100、200和300的漏结击穿电压。
[0076]N型漂移区430可以具有杂质浓度高于N型阱区412的杂质浓度。也就是，N型漂移区430可以具有导电率高于N型阱区412的导电率。也就是，N型漂移区430可以补偿功率集成器件400的导通电阻特性的劣化。可通过选择性地扩散P型杂质到N型阱区412的一部分中来形成P型体区420，并且可通过选择性地扩散N型杂质到N型阱区412的另一部分中来形成N型漂移区430。
[0077]P型体接触区422和N型源极区442可设置在P型体区420的上部区域中。P型体接触区422和N型源极区442可设置成具有条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。P型体接触区422和N型源极区442可暴露至P型体区420的顶表面。
[0078]P型体区420的位于N型源极区442和N型阱区412之间的上部区域可以作为沟道区424，其中可在特定条件下形成反型层。P型体接触区422和N型源极区442可以具有杂质浓度高于P型体区420的杂质浓度。P型体接触区422和N型源极区442可被偏置为具有相同的电位。例如，P型体接触区422和N型源极区442可以连接至地线。
[0079]N型漏极区444可设置在N型漂移区430的上部区域中。N型漏极区444可以具有杂质浓度高于N型漂移区430的杂质浓度。N型漏极区444可设置成具有在第二方向上延伸的条带形状。栅绝缘层452和栅电极454可以顺序地叠层在沟道区424上。栅绝缘层452和栅电极454还可以延伸到N型阱区412之上。栅绝缘层452和栅电极454也可设置成具有在第二方向上延伸的条带形状。
[0080]沟槽隔离层460和深沟槽场绝缘层470可设置在N型阱区412的上部区域中。沟槽隔离层460和深沟槽场绝缘层470可暴露至N型阱区412的顶表面。沟槽隔离层460的深度可以比N型漂移区430的深度更浅。深沟槽场绝缘层470的深度可以比N型漂移区430的深度更深。因此，深沟槽场绝缘层470的底表面可以位于比N型漂移区430的底表面更低的水平高度处，并且沟槽隔离层460的底表面可以位于比N型漂移区430的底表面更高的水平高度处。
[0081]沟槽隔离层460可设置在N型漏极区444的一侧，并且具有平行于N型漏极区444的条带形状。沟槽隔离层460可以将功率集成器件400与其它器件物理地和电性地隔离。深沟槽场绝缘层470可设置在N型漏极区444的一侧。深沟槽场绝缘层470也可以在第二方向上延伸，以具有平行于N型漏极区444的条带形状。
[0082]如图6中所示，深沟槽场绝缘层470可设置在P型体区420和N型漏极区444之间的N型阱区412中。栅电极454可以通过深沟槽场绝缘层470与N型漏极区444间隔开。因此，深沟槽场绝缘层470可以抑制发生在栅电极454的与N型漏极区444相邻的边缘的场拥挤现象，由此改善功率集成器件400的漏结击穿电压特性以及栅极电介质击穿电压特性。
[0083]尽管图6示出深沟槽场绝缘层470和沟槽隔离层460直接接触N型漏极区444的侧边缘的例子，但是实施例并非限制于此。例如，在另一实施例中，深沟槽场绝缘层470和沟槽隔离层460中的至少一个可设置成与N型漏极区444间隔开。沟槽隔离层460可设置在N型漏极区444的一侧，并且深沟槽场绝缘层470可设置在N型漏极区444的另一侧。深沟槽场绝缘层470可以与栅绝缘层452的边缘和栅电极454的边缘重叠。在另一实施例中，深沟槽场绝缘层470可以与栅绝缘层452和栅电极454间隔开。
[0084]如上所述，N型漂移区430可以比深沟槽场绝缘层470和N型阱区412更浅。因此，N型阱区412的结击穿电压可以增大。在此结构下，当从N型源极区442发射的电子经由沟道区424、N型阱区412和N型漂移区430而朝向N型漏极区444漂移时，功率集成器件400的导通电阻特性可能由于N型阱区412的低杂质浓度而劣化。
[0085]然而，可设置N型杂质区490以包围深沟槽场绝缘层470的两个侧壁以及底表面。N型杂质区490可以具有杂质浓度高于N型阱区412的杂质浓度。在一个实施例中，N型杂质区490可以具有杂质浓度大体等于N型漂移区430的杂质浓度。因此，N型杂质区490可以补偿功率集成器件400的导通电阻特性的劣化。
[0086]如参考图2B所示，深沟槽场绝缘层470的两个相对侧壁的第一高度和第二高度可以大于深沟槽场绝缘层470的底表面的宽度。宽度是沿着第一方向测量的。在另一实施例中，深沟槽场绝缘层470的第一高度和第二高度可以大于深沟槽场绝缘层470的宽度至少1.2倍。也就是，深沟槽场绝缘层470的高度(即深度)可以大于图2A中所示的一般的浅沟槽场绝缘层170’的高度(即深度)，并且深沟槽场绝缘层470在第一方向上的宽度可以比图2A中所示的一般的浅沟槽场绝缘层170’的宽度更短。深沟槽场绝缘层470的第一高度、第二高度和宽度的总和可以等于图2A中所示的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。
[0087]当P型体接触区422和N型源极区442接地、并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至N型漏极区444和栅电极454时，在沟道区424中可形成反型层，并且漏极电流可以流过反型层。也就是，从N型源极区442发射的电子可以由于在N型源极区442和N型漏极区444之间产生的电场，经由沟道区424 (即反型层)、N型阱区412或第一漂移区、以及N型漂移区430或第二漂移区，沿着虚线480所表示的电流路径，而朝向N型漏极区444漂移。当从N型源极区442发射的电子朝向N型漏极区444漂移时，电子可以沿着深沟槽场绝缘层470的侧壁以及底表面移动。
[0088]电子在功率集成器件400中的漂移长度可以对应于深沟槽场绝缘层470的第一高度、第二高度和宽度的总和。电子在功率集成器件400中的漂移长度可以大体等于图2A中示出的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。因此，功率集成器件400可以呈现与图2A中示出的一般的功率集成器件10大体相同的漏结击穿电压。
[0089]如参考图3所示，功率集成器件400沿着第一方向测量的节距可以比图3中示出的一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件400的导通电阻特性可以改善。也就是，根据本实施例，功率集成器件400的导通电阻特性可以在没有漏结击穿电压特性的任何劣化的情况下改善。当多个功率集成器件400集成在单个衬底中时，可以更有效地观察到功率集成器件400的此优点。
[0090]图7是示出根据另一实施例的功率集成器件500的立体图。参见图7，功率集成器件500可被配置成包括掩埋层512，例如掩埋接合层。掩埋层512可设置在衬底510与形成有LDMOS晶体管的有源层之间。掩埋层512可以防止衬底510影响到形成在有源层中的LDMOS晶体管的操作。N型下沉(sink)区518可以穿过有源层的一部分并且接触掩埋层512。N型接触区546可设置在N型下沉区518上。因此，如果在N型下沉区518和掩埋层512包围的有源层中形成LDMOS晶体管，则N型下沉区518和掩埋层512可以将LDMOS晶体管与集成在衬底510上的其它器件隔离。接地电压可以经由N型接触区546来施加至N型下沉区518和掩埋层512。
[0091]掩埋层512和有源层514(例如P型外延层514)可以顺序地叠层在衬底510上。N型阱区516可设置在P型外延层514的上部区域中。N型阱区516可以作为第一漂移区。P型体区520和N型漂移区530可以彼此间隔开，并且设置在N型阱区516的上部区域中。P型体区520和N型漂移区530可在第一方向上排列。N型漂移区530可以作为第二漂移区。
[0092]N型阱区516可以具有杂质浓度低于图1、图4和图5中所示的N型漂移区130、230和330的杂质浓度，并且可以对应于功率集成器件500的漏极体区。因此，当反相偏压(即漏极电压)施加至P型体区520和N型阱区516之间时在N型阱区516中产生的耗尽区的宽度，可以大于当漏极电压施加至图1、图4和图5中分别所示的功率集成器件100、200和300时在N型漂移区130、230和330中产生的耗尽区的宽度。因此，相比于功率集成器件100、200和300，包括N型阱区512的功率集成器件500可以呈现改善的漏结击穿电压特性。N型漂移区530可以具有杂质浓度高于N型阱区516的杂质浓度。也就是，N型漂移区530可以具有导电性高于N型阱区516的导电性。因此，N型漂移区530可以补偿功率集成器件500的导通电阻特性的劣化。
[0093]P型体区520可通过选择性地扩散P型杂质到N型阱区516的一部分中来形成，并且N型漂移区530可通过选择性地扩散N型杂质到N型阱区516的另一部分中来形成。
[0094]P型体接触区522和N型源极区542可设置在P型体区520的上部区域中。P型体接触区522和N型源极区542可设置成具有条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。P型体接触区522和N型源极区542可暴露至P型体区520的顶表面。P型体区520的位于N型源极区542和N型阱区516之间的上部区域可以作为沟道区524，其中在特定条件下形成反型层。
[0095]P型体接触区522和N型源极区542可以具有杂质浓度高于P型体区520的杂质浓度。P型体接触区522和N型源极区542可被偏置成具有相同的电位。例如，P型体接触区522和N型源极区542可以连接至地线。N型漏极区544可设置在N型漂移区530的上部区域中。N型漏极区544可以具有杂质浓度高于N型漂移区530的杂质浓度。N型漏极区544可设置成具有在第二方向上延伸的条带形状。栅绝缘层552和栅电极554可以顺序地叠层在沟道区524上。栅绝缘层552和栅电极554还可以延伸到N型阱区516之上。栅绝缘层552和栅电极554也可设置成具有在第二方向上延伸的条带形状。
[0096]沟槽隔离层560和深沟槽场绝缘层570可设置在N型阱区516的上部区域中。沟槽隔离层560和深沟槽场绝缘层570可暴露至N型阱区516的顶表面。沟槽隔离层560的深度可以比N型漂移区530的深度更浅，而深沟槽场绝缘层570的深度可以大于N型漂移区530的深度。因此，深沟槽场绝缘层570的底表面可以位于比N型漂移区530的底表面更低的水平高度处，并且沟槽隔离层560的底表面可以位于比N型漂移区530的底表面更高的水平高度处。
[0097]沟槽隔离层560可设置在N型漏极区544的一侧，并且具有平行于N型漏极区544的条带形状。沟槽隔离层560可以将功率集成器件500与其它器件物理地和电性地隔离。深沟槽场绝缘层570可设置在N型漏极区544的另一侧。深沟槽场绝缘层570也可以在第二方向上延伸，并且具有平行于N型漏极区544的条带形状。
[0098]如同在图7中所示，深沟槽场绝缘层570可设置在P型体区520和N型漏极区544之间的N型阱区516中。栅电极554可以通过深沟槽场绝缘层570与N型漏极区544间隔开。因此，深沟槽场绝缘层570可以抑制发生在栅电极554的与N型漏极区544相邻的边缘的场拥挤现象，由此改善功率集成器件500的漏结击穿电压特性以及栅极电介质击穿电压特性。
[0099]尽管图7示出深沟槽场绝缘层570和沟槽隔离层560直接接触N型漏极区544的两个边缘的例子，但是实施例并非限制于此。例如，在另一实施例中，深沟槽场绝缘层570和沟槽隔离层560中的至少一个可与N型漏极区544间隔开。沟槽隔离层560可设置在N型漏极区544的一侧，并且深沟槽场绝缘层570可设置在N型漏极区544的另一侧。
[0100]深沟槽场绝缘层570可设置成与栅绝缘层552的边缘和栅电极554的边缘重叠。在另一实施例中，深沟槽场绝缘层570可以与栅绝缘层552和栅电极554间隔开。
[0101]如上所述，N型漂移区530可以比深沟槽场绝缘层570和N型阱区516更浅。因此，N型阱区516的结击穿电压可以增大。因此，当从N型源极区542发射的电子经由沟道区524、N型阱区516和N型漂移区530朝向N型漏极区544漂移时，功率集成器件500的导通电阻特性可能会由于N型阱区516的低杂质浓度而劣化。
[0102]然而，根据一个实施例，N型杂质区590可以包围深沟槽场绝缘层570的两个侧壁以及底表面。N型杂质区590可以具有杂质浓度高于N型阱区516的杂质浓度。在一个实施例中，N型杂质区590可以具有杂质浓度大体等于N型漂移区530的杂质浓度。因此，N型杂质区590可以补偿功率集成器件500的导通电阻特性的劣化。
[0103]与图2B中所示的结构相似，深沟槽场绝缘层570的两个相对侧壁的第一高度和第二高度中的每个可以大于深沟槽场绝缘层570的底表面的宽度。在另一实施例中，深沟槽场绝缘层570的第一高度和第二高度中的每个可以大于深沟槽场绝缘层570的宽度的至少1.2倍。深沟槽场绝缘层570的高度(即深度)可以大于图2A中所示的一般的浅沟槽场绝缘层170’的高度(即深度)，并且深沟槽场绝缘层570沿着第一方向测量的宽度可以小于图2A中所示的一般的浅沟槽场绝缘层170’的宽度。深沟槽场绝缘层570的第一高度、第二高度和宽度的总和可以等于图2A中所示的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。
[0104]当P型体接触区522和N型源极区542接地、并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至N型漏极区544和栅电极554时，在沟道区524中可形成反型层，并且漏极电流可以流过反型层。也就是，从N型源极区542发射的电子可以借助于在N型源极区542和N型漏极区544之间产生的电场，沿着虚线580所表示的电流路径，经由沟道区524 (即反型层)、N型阱区516 (即第一漂移区)和N型漂移区530 (即第二漂移区)朝向N型漏极区544漂移。当从N型源极区542发射的电子朝向N型漏极区544漂移时，电子可以沿着深沟槽场绝缘层570的侧壁和底表面移动。
[0105]电子在功率集成器件500中的漂移长度可以对应于深沟槽场绝缘层570的第一高度、第二高度和宽度的总和。电子在功率集成器件500中的漂移长度可以大体等于图2A中示出的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12和宽度L13的总和。因此，功率集成器件500可以呈现与图2A和图3中示出的一般的功率集成器件10大体相同的漏结击穿电压。
[0106]如参考图3所述，功率集成器件500沿着第一方向测量的节距可以比图3中示出的一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件500的导通电阻特性可以改善。也就是，根据一个实施例，功率集成器件500的导通电阻特性可以在没有漏结击穿电压特性的任何劣化的情况下改善。当多个功率集成器件500集成在单个衬底中时，可以更有效地观察到功率集成器件500的此优点。
[0107]图8是示出根据另一实施例的功率集成器件600的立体图。参见图8，功率集成器件600可包括共用共同的源极区的第一 LDMOS晶体管600A和第二 LDMOS晶体管600B。也就是，第一 LDMOS晶体管600A和第二 LDMOS晶体管600B可以串联电连接，使得第一 LDMOS晶体管600A的源极端子电连接至第二 LDMOS晶体管600B的源极。
[0108]具体地，在衬底610上可设置P型半导体层612。在一个实施例中，P型半导体层612可以是掺杂P型杂质的单晶硅外延层。可替选地，P型半导体层612可以是P型阱区，其通过将P型杂质注入和扩散到衬底610的上部区域中而形成。如果衬底610是掺杂P型杂质的单晶硅衬底，则可省略P型半导体层612。N型阱区614可设置在P型半导体层612的上部区域中，使得N型阱区614的侧壁和底表面被P型半导体层612包围。
[0109]P型体区620、第一 N型漂移区630a和第二 N型漂移区630b可设置在N型阱区614的上部区域中。P型体区620可设置在第一 N型漂移区630a和第二 N型漂移区630b之间，并且可以与第一 N型漂移区630a和第二 N型漂移区630b间隔开。第一 LDMOS晶体管600A可以与第二 LDMOS晶体管600B共用P型体区620。第一 N型漂移区630a可以被包括在第一 LDMOS晶体管600A中，并且第二 N型漂移区630b可以被包括在第二 LDMOS晶体管600B中。第一 N型漂移区630a和第二 N型漂移区630b中的每个可以具有杂质浓度高于N型阱区614的杂质浓度。第一 N型漂移区630a和第二 N型漂移区630b可以利用离子注入工艺和扩散工艺而被掺杂相同的杂质离子。也就是，第一 N型漂移区630a和第二 N型漂移区630b可以利用单步注入工艺以及单步扩散工艺来同时形成。因此，第一 N型漂移区630a和第二 N型漂移区630b可以具有大体相同的杂质浓度。
[0110]P型体接触区622、第一 N型源极区642a和第二 N型源极区642b可在第一方向上排列，并且设置在P型体区620的上部区域中。P型体接触区622可设置成具有条带形状，所述条带形状在与第一方向相交叉的第二方向上延伸。第一 N型源极区642a可以接触P型体接触区622的一侧，并且具有在第二方向上延伸的条带形状。第二 N型源极区642a可以接触P型体接触区622的另一侧，并且具有在第二方向上延伸的条带形状。
[0111]P型体区620的位于第一 N型源极区642a和N型阱区614之间的上部区域可以作为第一 LDMOS晶体管600A的沟道区624a，其中在特定条件下形成反型层。P型体区620的位于第二 N型源极区642b和N型阱区614之间的上部区域可以作为第二 LDMOS晶体管600B的沟道区624b，其中在特定条件下形成反型层。
[0112]P型体接触区622、第一 N型源极区642a和第二 N型源极区642b可被偏置成具有相同的电位。因此，第一 N型源极区642a和第二 N型源极区642b可以构成第一 LDMOS晶体管600A和第二 LDMOS晶体管600B的共同的源极区。在一个实施例中，P型体接触区622以及第一 N型源极区642a和第二 N型源极区642b可以连接至地线。
[0113]第一 N型漏极区644a可设置在第一 N型漂移区630a的上部区域中。第一 N型漏极区644a可以具有杂质浓度高于第一 N型漂移区630a的杂质浓度。第一 N型漏极区644a可设置成具有在第二方向上延伸的条带形状。第二 N型漏极区644b可设置在第二 N型漂移区630b的上部区域中。第二 N型漏极区644b可以具有杂质浓度高于第二 N型漂移区630b的杂质浓度。第二 N型漏极区644b可设置成具有在第二方向上延伸的条带形状。第一N型漏极区644a可以作为第一 LDMOS晶体管600A的漏极区，并且第二 N型漏极区644b可以作为第二 LDMOS晶体管600B的漏极区。
[0114]第一栅绝缘层652a和第一栅电极654a可以顺序地叠层在沟道区624a上。第一栅绝缘层652a和第一栅电极654a可以分别作为第一 LDMOS晶体管600A的栅绝缘层和栅电极。第一栅绝缘层652a和第一栅电极654a可以在第二方向上延伸以具有条带形状。第一栅绝缘层652a和第一栅电极654a还可以延伸到与沟道区624a相邻的N型阱区614之上。第二栅绝缘层652b和第二栅电极654b可以顺序地叠层在沟道区624b上。第二栅绝缘层652b和第二栅电极654b可以分别作为第二 LDMOS晶体管600B的栅绝缘层和栅电极。第二栅绝缘层652b和第二栅电极654b可以在第二方向上延伸以具有条带形状。第二栅绝缘层652b和第二栅电极654b还可以延伸到与沟道区624b相邻的N型阱区614之上。
[0115]第一沟槽隔离层660a可设置在N型阱区614的与第一 N型漏极区644a的一侧相邻的上部区域中。第一深沟槽场绝缘层670a可设置在N型阱区614的与第一 N型漏极区644a的另一侧相邻的上部区域中。第二沟槽隔离层660b可设置在N型阱区614的与第二N型漏极区644b的一侧相邻的上部区域中。第二深沟槽场绝缘层670b可设置在N型阱区614的与第二 N型漏极区644b的另一侧相邻的上部区域中。在一个实施例中，第一沟槽隔离层660a可以具有与第二沟槽隔离层660b相同的宽度和深度。
[0116]第一沟槽隔离层660a的深度可以比第一 N型漂移区630a的深度更浅，第一深沟槽场绝缘层670a的深度可以大于第一 N型漂移区630a的深度。因此，第一深沟槽场绝缘层670a的底表面可以位于比第一 N型漂移区630a的底表面更低的水平高度处。第一沟槽隔离层660a的底表面可以位于比第一 N型漂移区630a的底表面更高的水平高度处。第二沟槽隔离层660b的深度可以比第二 N型漂移区630b的深度更浅，而第二深沟槽场绝缘层670b的深度可以大于第二 N型漂移区630b的深度。因此，第二深沟槽场绝缘层670b的底表面可以位于比第二 N型漂移区630b的底表面更低的水平高度处。第二沟槽隔离层660b的底表面可以位于第二 N型漂移区630b的底表面更高的水平高度处。
[0117]第一沟槽隔离层660a可设置在第一 N型漏极区644a的一侧，并且具有平行于第一N型漏极区644a的条带形状。第一深沟槽场绝缘层670a可设置在第一 N型漏极区644a的另一侧。第一深沟槽场绝缘层670a还可以在第二方向上延伸，并且具有平行于第一 N型漏极区644a的条带形状。
[0118]第二沟槽隔离层660b可设置在第二 N型漏极区644b的一侧，并且具有平行于第二N型漏极区644b的条带形状。第二深沟槽场绝缘层670b可设置在第二 N型漏极区644b的另一侧。第二深沟槽场绝缘层670b还可以在第二方向上延伸，并且具有平行于第二 N型漏极区644b的条带形状。第一沟槽隔离层660a和第二沟槽隔离层660b可以将功率集成器件600与其它器件物理地和电性地隔离。
[0119]如图8所示，第一深沟槽场绝缘层670a可设置在P型体区620和第一 N型漏极区644a之间的N型阱区614中，并且第一栅电极654a可以通过第一深沟槽场绝缘层670a与第一 N型漏极区644a间隔开。因此，第一深沟槽场绝缘层670a可以抑制发生在第一栅电极654a的与第一 N型漏极区644a相邻的边缘的场拥挤现象，由此改善第一 LDMOS晶体管600A的漏结击穿电压特性以及栅极电介质击穿电压特性。
[0120]类似地，第二深沟槽场绝缘层670b可设置在P型体区620和第二 N型漏极区644b之间的N型阱区614中，并且第二栅电极654b可以通过第二深沟槽场绝缘层670b与第二 N型漏极区644b间隔开。因此，第二深沟槽场绝缘层670b可以抑制发生在第二栅电极654b的与第二 N型漏极区644b相邻的边缘的场拥挤现象，由此改善第二 LDMOS晶体管600B的漏结击穿电压特性和栅极电介质击穿电压特性。
[0121]尽管图8示出第一深沟槽场绝缘层670a和第一沟槽隔离层660a直接接触第一 N型漏极区644a的侧边缘、并且第二深沟槽场绝缘层670b和第二沟槽隔离层660b直接接触第二 N型漏极区644b的侧边缘的例子，但是实施例并非限制于此。例如，在另一实施例中，第一深沟槽场绝缘层670a和第一沟槽隔离层660a中的至少一个可以与第一 N型漏极区644a间隔开，并且第二深沟槽场绝缘层670b和第二沟槽隔离层660b中的至少一个可以与第二 N型漏极区644b间隔开。
[0122]第一沟槽隔离层660a可设置在第一 N型漏极区644a的一侧，并且第一深沟槽场绝缘层670a可设置在第一 N型漏极区644a的另一侧。第二沟槽隔离层660b可设置在第二N型漏极区644b的一侧，并且第二深沟槽场绝缘层670b可设置在第二 N型漏极区644b的另一侧。
[0123]第一深沟槽场绝缘层670a可设置成与第一栅绝缘层652a的边缘和第一栅电极654a的边缘重叠。在另一实施例中，第一深沟槽场绝缘层670a可以与第一栅绝缘层652a和第一栅电极654a间隔开。
[0124]第二深沟槽场绝缘层670b可以与第二栅绝缘层652b的边缘和第二栅电极654b的边缘重叠。在另一实施例中，第二深沟槽场绝缘层670b可以与第二栅绝缘层652b和第二栅电极654b间隔开。
[0125]如上所述，第一 N型漂移区630a和第二 N型漂移区630b可以比第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b以及N型阱区614更浅。因此，N型阱区614的结击穿电压可以增大。因此，当从第一 N型源极区642a发射的电子经由N型阱区614和第一N型漂移区630a朝向第一 N型漏极区644a漂移、并且从第二 N型源极区642b发射的电子经由N型阱区614和第二 N型漂移区630b朝向第二 N型漏极区644b漂移时，功率集成器件600的导通电阻特性可能由于N型阱区614的低杂质浓度而劣化。
[0126]然而，根据一个实施例，第一 N型杂质区690a可以包围第一深沟槽场绝缘层670a的两个侧壁以及底表面，并且第二 N型杂质区690b可以包围第二深沟槽场绝缘层670b的两个侧壁以及底表面。第一 N型杂质区690a和第二 N型杂质区690b中的每个可以具有杂质浓度高于N型阱区614的杂质浓度。在一个实施例中，第一 N型杂质区690a和第二 N型杂质区690b可以具有杂质浓度分别大体等于第一 N型漂移区630a和第二 N型漂移区630b的杂质浓度。因此，第一 N型杂质区690a和第二 N型杂质区690b可以补偿功率集成器件600的导通电阻特性的劣化。
[0127]与图2B中所示的相似，第一深沟槽场绝缘层670a的两个相对侧壁的第一高度和第二高度可以大于第一深沟槽场绝缘层670a的底表面的宽度，并且第二深沟槽场绝缘层670b的两个相对侧壁的第一高度和第二高度可以大于第二深沟槽场绝缘层670b的底表面的宽度。在一个实施例中，第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b中的每个的第一高度和第二高度可以比第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b中的每个的宽度大至少1.2倍。
[0128]第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b的高度(即深度)可以大于图2A中所示的一般的浅沟槽场绝缘层170’的高度(即深度)，并且第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b沿着第一方向测量的宽度可以比图2A中所示的一般的浅沟槽场绝缘层170’的宽度更短。第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b中的每个的第一高度、第二高度以及宽度的总和可以等于图2A中所示的一般的浅沟槽场绝缘层170’的第一高度LI 1、第二高度L12以及宽度L13的总和。
[0129]当P型体接触区622以及第一 N型源极区642a和第二 N型源极区642b接地、并且漏极电压和栅极电压(例如超过阈值电压的栅极电压)分别施加至第一 N型漏极区644a和第二 N型漏极区644b以及第一栅电极654a和第二栅电极654b时，可在沟道区624a和624b的每个中形成反型层，并且漏极电流可以流过反型层。也就是，从第一 N型源极区642a发射的电子可以由于在第一 N型源极区642a和第一 N型漏极区644a之间产生的电场，经由沟道区624a(即反型层)、N型阱区614以及第一 N型漂移区630a朝向第一 N型漏极区644a漂移。
[0130]类似地，从第二 N型源极区642b发射的电子可以通过在第二 N型源极区642b和第二 N型漏极区644b之间产生的电场，经由沟道区624b (即反型层)、N型阱区614以及第二N型漂移区630b朝向第二 N型漏极区644b漂移。当从第一 N型源极区642a和第二 N型源极区642b发射的电子朝向第一 N型漏极区644a和第二 N型漏极区644b漂移时，电子可以沿着第一深沟槽场绝缘层670a和第二深沟槽场绝缘层670b的侧壁和底表面移动。
[0131]电子在第一 LDMOS晶体管600A中的漂移长度可以对应于第一深沟槽场绝缘层670a的第一高度、第二高度以及宽度的总和。电子在第二 LDMOS晶体管600B中的漂移长度可以对应于第二深沟槽场绝缘层670b的第一高度、第二高度以及宽度的总和。第一 LDMOS晶体管600A和第二 LDMOS晶体管600B的每个的漂移长度可以大体等于图2A中示出的一般的浅沟槽场绝缘层170’的第一高度L11、第二高度L12以及宽度L13的总和。因此，功率集成器件600可以呈现与图2A中示出的一般的功率集成器件10大体相同的漏结击穿电压。
[0132]与图3所示相似，第一 LDMOS晶体管600A和第二 LDMOS晶体管600B的每个在第一方向上的节距可以比图3中示出的一般的功率集成器件10的节距Pl更短。因此，相比于一般的功率集成器件10，功率集成器件600的导通电阻特性可以改善。也就是，根据一个实施例，功率集成器件600的导通电阻特性可以在没有漏结击穿电压特性的任何劣化的情况下改善。当多个功率集成器件600集成在单个衬底中时，可以更有效地观察到功率集成器件600的此优点。
[0133]图9是示出采用根据一个实施例的功率集成器件720的电子器件700的示意图。参见图9，电子器件700可包括作为驱动器电路的高电压集成电路(HVIC)710以及作为开关器件的功率集成器件720。此电子器件700可以形成单相逆变器。HVIC 710可以具有电源电压端子VCC、输入端子IN以及输出端子O。HVIC 710可以经由电源电压端子VCC来接收电源电压信号以驱动其内部电路。此外，HVIC 710可以经由输入端子IN来接收输入信号以产生输出信号。输出信号可以经由输出端子O被输出。输出端子O可以连接至功率集成器件720的栅极端子G。
[0134]功率集成器件720可包括如图1至图8中所示的任何LDMOS晶体管。因此，功率集成器件720可包括具有大于宽度的深度的深沟槽场绝缘层。如参考图2B所述，沿着功率集成器件720中采用的深沟槽场绝缘层的侧壁和底表面的漂移长度可以大体等于沿着一般的功率集成器件中采用的浅沟槽场绝缘层170’的侧壁和底表面的漂移长度。因此，功率集成器件720可以呈现与一般的功率集成器件大体相同的漏结击穿电压特性。
[0135]功率集成器件720在从源极区朝向漏极区的方向上的节距尺寸可减小至比图3中所示的一般的功率集成器件10在图3中所示的节距尺寸Pl更短。这是由于在功率集成器件720中采用的深沟槽场绝缘层的宽度小于在一般的功率集成器件10中采用的浅沟槽场绝缘层170’的宽度。因此，相比于一般的功率集成器件10，功率集成器件720可以呈现改善的导通电阻特性。
[0136]功率集成器件720可包括连接至电源端子P的漏极端子D，电源电压施加至所述电源端子P。另外，功率集成器件720可包括连接至输出端子OUT的源极端子S。续流二极管730可以耦接在功率集成器件720的漏极端子D与源极端子S之间。HVIC 710的输出信号可以施加至功率集成器件720的栅极端子G以导通或关断功率集成器件720。如果电子器件700是多相逆变器，则电子器件700可被配置为包括多个HVIC 710以及多个功率集成器件720。因此，HVIC 710的数量以及功率集成器件720的数量可以等于相的数量。
[0137]图10是示出采用根据一个实施例的功率集成器件的电子系统800的框图。参见图10，电子系统800可以是移动系统，并且可包括移动站调制解调器(MSM)810、射频(RF)子系统820、电源管理集成电路(PMIC)830、诸如液晶显示器(IXD)的显示器840、以及存储器850。MSM 810可包括用于控制电子系统800的整体操作的处理器、用于处理音频信号和视频信号的数字信号处理器(DSP)、用于通信的调制解调器、以及驱动器。RF子系统820可用来稳定地设定电子系统800可用的频带，并且可用来转换模拟信号成为数字信号，或反之亦然。显示器840可用作电子系统800的输出单元。存储器850可包括移动动态随机存取存储器(DRAM)和NAND快闪存储器，其储存在电子系统800的操作中使用的数据。存储器850可以经由双向总线与MSM 810通信。
[0138]电子系统800还可以包括照相机、扬声器以及天线860。照相机和扬声器可以受到MSM 810控制。通过照相机捕捉的图像可以储存在存储器850中，并且储存在存储器850中的图像数据可以经由显示器840输出。RF子系统820可以转换经由天线860所接收到的信号成为模拟信号或数字信号。经由天线860所接收到的音频信号可以经由扬声器输出。
[0139]PMIC 830可以从外部设备或者电池来接收电源，并且传送电源至电子系统800的各种内部元件。因此，PMIC 830可包括电源管理电路，其利用根据一个实施例的功率集成器件作为开关器件。在一个实施例中，电源管理电路可被配置为包括调节器、逆变器、转换器、或者驱动器。
[0140]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0141]技术方案1.一种功率集成器件，包括:
[0142]沟道区，设置在衬底的第一区域中；
[0143]漂移区，设置在所述衬底的第二区域中并且与所述沟道区相邻；
[0144]源极区，设置在所述衬底的第三区域中并且耦接至所述沟道区；
[0145]漏极区，设置在所述漂移区的第一区域中；
[0146]叠层，包括栅绝缘层和栅电极，并且从所述沟道区之上延伸至所述漂移区之上；
[0147]沟槽隔离层，设置在所述漂移区的第二区域中并且与所述漏极区的第一侧相邻；以及
[0148]深沟槽场绝缘层，设置在所述漂移区的第三区域中并且与所述漏极区的第二侧相邻，
[0149]其中所述漂移区具有与所述沟道区相反的导电性，以及
[0150]其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。
[0151]技术方案2.如技术方案I所述的功率集成器件，其中所述深沟槽场绝缘层设置在所述沟道区与所述漏极区之间的所述漂移区中。
[0152]技术方案3.如技术方案2所述的功率集成器件，其中所述漏极区设置在所述沟槽隔离层与所述深沟槽场绝缘层之间，以及
[0153]其中所述漏极区接触所述沟槽隔离层和所述深沟槽场绝缘层。
[0154]技术方案4.如技术方案2所述的功率集成器件，其中所述深沟槽场绝缘层与包括所述栅绝缘层和所述栅电极的所述叠层重叠。
[0155]技术方案5.如技术方案I所述的功率集成器件，其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的底表面的宽度至少1.2倍。
[0156]技术方案6.如技术方案I所述的功率集成器件，其中所述沟槽隔离层、所述深沟槽场绝缘层、所述源极区、所述漏极区、所述栅绝缘层、以及所述栅电极中的每个在第一方向上延伸并且具有条带形状。
[0157]技术方案7.如技术方案I所述的功率集成器件，还包括体区，其设置在所述衬底中并且包围所述源极区的侧壁和底表面，
[0158]其中所述沟道区设置在所述体区的位于所述源极区与所述漂移区之间的上表面区域中。
[0159]技术方案8.如技术方案I所述的功率集成器件，其中所述沟道区包括接触所述源极区的第一沟道区以及接触所述漂移区的第二沟道区。
[0160]技术方案9.如技术方案8所述的功率集成器件，还包括:
[0161]体区，其设置在所述衬底中并且包围所述源极区的侧壁和底表面；以及
[0162]阱区，其设置在所述衬底中，包围所述体区的侧壁和底表面，并且接触所述漂移区的侧壁，
[0163]其中所述第一沟道区设置在所述体区的上表面区域中，并且所述第二沟道区设置在所述阱区的上表面区域中。
[0164]技术方案10.如技术方案9所述的功率集成器件，
[0165]其中所述体区和所述阱区具有相同的导电类型；以及
[0166]其中所述阱区的杂质浓度低于所述体区的杂质浓度。
[0167]技术方案11.一种功率集成器件，包括:
[0168]支撑衬底；
[0169]掩埋绝缘层，在所述支撑衬底之上；
[0170]漂移层，在所述掩埋绝缘层之上；
[0171]体区，设置在所述漂移层中；
[0172]源极区，设置在所述体区中；
[0173]漏极区，设置在所述漂移层中并且与所述体区间隔开；
[0174]叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述漂移层之间的所述体区之上延伸到所述漂移层之上；
[0175]沟槽隔离层，设置在所述漂移层中并且与所述漏极区的第一侧相邻；以及
[0176]深沟槽场绝缘层，设置在所述漂移层中并且与所述漏极区的第二侧相邻，
[0177]其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。
[0178]技术方案12.—种功率集成器件，包括:
[0179]阱区，具有第一导电性并且设置在衬底中；
[0180]体区，具有第二导电性并且设置在所述阱区的第一区域中；
[0181]漂移区，具有所述第一导电性，设置在所述阱区的第二区域中，并且与所述体区间隔开；
[0182]源极区，具有所述第一导电性并且设置在所述体区中；
[0183]漏极区，具有所述第一导电性并且设置在所述漂移区中；
[0184]叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述阱区之间的所述体区之上延伸到所述阱区之上；
[0185]沟槽隔离层，设置在所述阱区的第三区域中并且与所述漏极区的第一侧相邻；以及
[0186]深沟槽场绝缘层，设置在所述阱区的第四区域中并且与所述漏极区的第二侧相邻，
[0187]其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。
[0188]技术方案13.如技术方案12所述的功率集成器件，还包括杂质区，其具有所述第一导电性，设置在所述阱区中，并且包围所述深沟槽场绝缘层的侧壁和底表面。
[0189]技术方案14.如技术方案13所述的功率集成器件，其中所述杂质区的杂质浓度高于所述阱区的杂质浓度。
[0190]技术方案15.如技术方案13所述的功率集成器件，
[0191]其中所述漂移区的杂质浓度高于所述阱区的杂质浓度；以及
[0192]其中所述杂质区的杂质浓度大体等于所述漂移区的杂质浓度。
[0193]技术方案16.如技术方案12所述的功率集成器件，其中所述深沟槽场绝缘层设置在所述体区与所述漏极区之间的所述阱区中。
[0194]技术方案17.如技术方案16所述的功率集成器件，其中所述沟槽隔离层接触所述漏极区。
[0195]技术方案18.如技术方案16所述的功率集成器件，其中所述深沟槽场绝缘层与包括所述栅绝缘层和所述栅电极的所述叠层重叠。
[0196]技术方案19.如技术方案12所述的功率集成器件，其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度至少1.2倍。
[0197]技术方案20.—种功率集成器件，包括:
[0198]衬底；
[0199]掩埋层，具有第一导电性并且设置在所述衬底之上；
[0200]有源层，具有第二导电性并且设置在所述掩埋层之上；
[0201]阱区，具有所述第一导电性并且设置在所述有源层的第一区域中；
[0202]体区，具有所述第二导电性并且设置在所述阱区的第一区域中；
[0203]漂移区，具有所述第一导电性，设置在所述阱区的第二区域中，并且与所述体区间隔开；
[0204]源极区，具有所述第一导电性并且设置在所述体区中；
[0205]漏极区，具有所述第一导电性并且设置在所述漂移区中；
[0206]叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述阱区之间的所述体区之上延伸到所述阱区之上；
[0207]沟槽隔离层，设置在所述阱区的第三区域并且与所述漏极区的第一侧相邻；
[0208]深沟槽场绝缘层，设置在所述阱区的第四区域中并且与所述漏极区的第二侧相邻;
[0209]接触区，具有所述第一导电性，设置在所述有源层的第二区域中，并且与所述阱区间隔开；以及
[0210]下沉区，具有所述第一导电性，垂直地穿过所述有源层，将所述接触区连接至所述掩埋层，
[0211]其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。
【主权项】
1.一种功率集成器件，包括:沟道区，设置在衬底的第一区域中；漂移区，设置在所述衬底的第二区域中并且与所述沟道区相邻；源极区，设置在所述衬底的第三区域中并且耦接至所述沟道区；漏极区，设置在所述漂移区的第一区域中；叠层，包括栅绝缘层和栅电极，并且从所述沟道区之上延伸至所述漂移区之上；沟槽隔离层，设置在所述漂移区的第二区域中并且与所述漏极区的第一侧相邻；以及 深沟槽场绝缘层，设置在所述漂移区的第三区域中并且与所述漏极区的第二侧相邻， 其中所述漂移区具有与所述沟道区相反的导电性，以及 其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。2.如权利要求1所述的功率集成器件，其中所述深沟槽场绝缘层设置在所述沟道区与 所述漏极区之间的所述漂移区中。3.如权利要求2所述的功率集成器件，其中所述漏极区设置在所述沟槽隔离层与所述 深沟槽场绝缘层之间，以及其中所述漏极区接触所述沟槽隔离层和所述深沟槽场绝缘层。4.如权利要求2所述的功率集成器件，其中所述深沟槽场绝缘层与包括所述栅绝缘层 和所述栅电极的所述叠层重叠。5.如权利要求1所述的功率集成器件，其中所述深沟槽场绝缘层的高度大于所述深沟 槽场绝缘层的底表面的宽度至少1.2倍。6.如权利要求1所述的功率集成器件，其中所述沟槽隔离层、所述深沟槽场绝缘层、所 述源极区、所述漏极区、所述栅绝缘层、以及所述栅电极中的每个在第一方向上延伸并且具 有条带形状。7.如权利要求1所述的功率集成器件，还包括体区，其设置在所述衬底中并且包围所 述源极区的侧壁和底表面，其中所述沟道区设置在所述体区的位于所述源极区与所述漂移区之间的上表面区域 中。8.—种功率集成器件，包括:支撑衬底；掩埋绝缘层，在所述支撑衬底之上；漂移层，在所述掩埋绝缘层之上；体区，设置在所述漂移层中；源极区，设置在所述体区中；漏极区，设置在所述漂移层中并且与所述体区间隔开；叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述漂移层之间的所述体区之上 延伸到所述漂移层之上；沟槽隔离层，设置在所述漂移层中并且与所述漏极区的第一侧相邻；以及 深沟槽场绝缘层，设置在所述漂移层中并且与所述漏极区的第二侧相邻，其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。9.一种功率集成器件，包括: 阱区，具有第一导电性并且设置在衬底中； 体区，具有第二导电性并且设置在所述阱区的第一区域中； 漂移区，具有所述第一导电性，设置在所述阱区的第二区域中，并且与所述体区间隔开； 源极区，具有所述第一导电性并且设置在所述体区中； 漏极区，具有所述第一导电性并且设置在所述漂移区中； 叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述阱区之间的所述体区之上延伸到所述阱区之上； 沟槽隔离层，设置在所述阱区的第三区域中并且与所述漏极区的第一侧相邻；以及 深沟槽场绝缘层，设置在所述阱区的第四区域中并且与所述漏极区的第二侧相邻， 其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。10.一种功率集成器件，包括: 衬底； 掩埋层，具有第一导电性并且设置在所述衬底之上； 有源层，具有第二导电性并且设置在所述掩埋层之上； 阱区，具有所述第一导电性并且设置在所述有源层的第一区域中； 体区，具有所述第二导电性并且设置在所述阱区的第一区域中； 漂移区，具有所述第一导电性，设置在所述阱区的第二区域中，并且与所述体区间隔开； 源极区，具有所述第一导电性并且设置在所述体区中； 漏极区，具有所述第一导电性并且设置在所述漂移区中； 叠层，包括栅绝缘层和栅电极，并且从所述源极区与所述阱区之间的所述体区之上延伸到所述阱区之上； 沟槽隔离层，设置在所述阱区的第三区域并且与所述漏极区的第一侧相邻； 深沟槽场绝缘层，设置在所述阱区的第四区域中并且与所述漏极区的第二侧相邻；接触区，具有所述第一导电性，设置在所述有源层的第二区域中，并且与所述阱区间隔开；以及 下沉区，具有所述第一导电性，垂直地穿过所述有源层，将所述接触区连接至所述掩埋层， 其中所述深沟槽场绝缘层的高度大于所述深沟槽场绝缘层的宽度。
【文档编号】H01L29/78GK106033775SQ201510115565
【公开日】2016年10月19日
【申请日】2015年3月17日
【发明人】朴柱元, 李相贤
【申请人】爱思开海力士有限公司