半导体集成电路器件的制作方法
【专利说明】半导体集成电路器件
[0001 ] 本申请是2006年4月19日提交的、申请号为“200610066681.7”、发明名称为“半导体集成电路器件”的中国发明专利申请的分案申请。
技术领域
[0002]本发明涉及一种半导体集成电路器件，尤其涉及应用于面向便携设备的系统LSI或微处理器等半导体集成电路器件有效的技术。
【背景技术】
[0003]作为本发明人研究过的技术，例如，在面向便携设备的系统LSI或微处理器等半导体集成电路器件方面，有以下技术。
[0004]近年来，便携设备中的1/0(输入输出)电压正日益多样化。这是因为，为了追求更低的消耗功率而要进行低电压化，同时为了有效利用现有资源又要使用在现有的高电压下工作的接口。关于低电压化，特别是对作为通用的存储元件的随机存取存储器(DRAM)的接口单元的低功率化呼声变强，正推动着低电压I/O的标准化。例如，在便携设备中，SDRAM、DDR-SDRAM等的接口电压，与作为当前行业标准的3.3V相比，低电压的1.8V正逐步成为标准。
[0005]另一方面，保持现有的接口也很重要。这是由于可拆装的非易失存储器(闪存等)等被设计成在高电压(3.3V)下工作，该接口规格也已在业界被标准化。可以对产品世代不同的各种机种采用这种现有的接口，从而具有由批量生产带来的成本降低的优点。因此，继续使用这种现有的I/O的需求很高。
[0006]因此，在考虑了成本和低功率的情况下，使安装在LSI中的所有I/O电路(输入输出电路)的电源单一化(例如，统一成1.8V电压)，在现阶段极为困难。
[0007]然而，目前低电压(1.8V)系的I/O对高速工作的要求不是很高。由此，可以使以在标准电压(例如3.3V)下工作为前提的晶体管在低电压(1.8V)下工作，来使用1.8V系的I/O。但是，最近的便携设备，应用的功能丰富，从而高速传送大量数据的必要性逐步提高。由此，即使在低电压下工作的I/O中对高速化的要求也很高，今后必然要求1.8V系的I/O的高速化。
[0008][专利文献I]美国专利第5969542号说明书
[0009][专利文献2]日本特开2003-152096号公报
【发明内容】
[0010]本发明人经过研究发现，上述技术存在以下课题。
[0011 ]当前主流的SoC (Sy s t em-on-a-Ch ip)用LSI，以在提供给CPU等的构成逻辑电路的晶体管的供给电压即核心电压(例如1.2V)、和用于与外部设备连接的I/O电压(例如3.3V)下工作为前提，将MISFET的栅极绝缘膜厚度设计成2种。在这样的设计上的条件下设计1.8V的I/O时，可以考虑使用上述3.3V用的MISFET使之在1.8V下工作。此时，由MISFET的饱和电流Ids、与栅极电压Vg和阈值电压Vth的差的平方成正比(Idscx (Vg — Vth)2)这样的所谓MISFET的电流-电压关系可以清楚，对于在3.3V下工作时的饱和电流和在1.8V下工作时的饱和电流，当假定Vth = 0.7V时，产生大约6倍左右的差；当换算成延迟时间(Tpd)时，由于延迟时间是电源电压V和栅极电容C的积除以Ids得到的商(TpdiCXV/Ids)，因此，大约延迟3倍左右。因此，使用3.3V用的晶体管在1.8V下高速工作是很困难的。
[0012]为了使在1.8V下的工作高速化，也可以考虑使用追加了注入工序的低阈值的MISFET来设计3.3V用的MISFET，但当将低阈值MISFET用于从电平转换电路到前置缓冲器(pre buffer)、主缓冲器(main buffer)的低功率用I/O电路整体时，漏电流量增大，产生在便携设备中所必须的低功率性丧失这样的缺点。
[0013]此外，还可以考虑用在1.2V下工作的逻辑电路用的MISFET来设计在1.8V下工作的I/O的方法。该方法例如记载在专利文献I中。在该文献中公开了用1.8V的器件构成2.5V的I/O的技术。利用了缓和施加于MISFET的最大施加电压的耐压缓和技术。但是，在应用这样的例子以1.2V用的MISFET构筑1.8V的I/O电路时，一般地，根据所谓的比例(seal ing)定律，
1.2V用的MISFET的阈值不得不被设定得低，因此，存在漏电流增大这样的课题。进而，还必须施行针对静电破坏的对策(ESD对策)，从而要增加工时数和成本。
[0014]上述例子是对LSI的制造工艺和掩模张数负面影响较小的方法，但在也可以不考虑这一点的情况下，还有用栅极绝缘膜厚度不同的多个MISFET构成的方法。当使用设计成在1.8V下可获得大电流的栅极绝缘膜厚度的MISFET时，MISFET的导通电流，具有与栅极绝缘膜厚度的倒数成比例的关系，因此，只要能够追加这种特别的MISFET就能够实现高速化。此时，虽然漏电流不成问题，但为了将栅极绝缘膜厚度做成3种，将不可避免制造工艺的复杂化、掩模张数的增多、以及用于质量管理的工时数增加，从而造成制造成本的增加。
[0015]为了在与竞争对手的竞争中胜出，便携设备以及民用设备必须是成本意识高的产品。因此，希望减少制造SoC用的LSI时的器件种类，削减要使用的掩模数，简化工艺流程。因此，存在以下课题，即、作为面向便携设备的I/O电路，要用3.3V用的晶体管来设计低成本的1.8V 高速 I/O。
[0016]因此，本发明的目的在于，提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件。
[0017]本发明的上述及其它的目的和新的特征，将通过本说明书的描述和附图得以明确。
[0018]以下，简单地说明本申请所公开的发明中有代表性的发明的概要。
[0019]在本发明中，着眼于当在I/O电路中使I/O电压vcc降低时，引起速度变慢的部分是电平转换单元和用于驱动大型主缓冲器的前置缓冲器这一情况，通过对该部分的电路施加高电压，来实现上述课题、即低成本、可在低电压下高速工作的I/O。
[0020]S卩，本发明的半导体集成电路器件，具有在第I电源电压下工作的电路、和在比上述第I电源电压高的第2电源电压下工作的输出电路，所述半导体集成电路器件的特征在于:具有这样的单元，当从在上述第I电源电压下工作的电路向在上述第2电源电压下工作的输出电路传送信号时，将信号电压振幅暂时放大到比上述第2电源电压高的第3电源电压，然后，将其转换成具有上述第2电源电压的振幅的信号。
[0021]以下，简单地说明由本申请所公开的发明中有代表性的发明所取得的效果。
[0022]S卩，具有I/O电路的半导体集成电路器件，是低成本的，可在低电压下高速工作。
【附图说明】
[0023]图1是表示本发明的一个实施方式的半导体集成电路器件的主体结构的框图。
[0024]图2(a)、图2(b)是表示本发明的一个实施方式的半导体集成电路器件中、输出端的I/O电路的结构例子的图。
[0025]图3是表示图2的输出端的I/O电路的工作的波形图。
[0026]图4是表示在本发明的一个实施方式的半导体集成电路器件中使用的晶体管(MISFET)的构造的图。
[0027]图5是表示图2的I/O电路的布局(layout)例子及其剖面构造的图。
[0028]图6是表示图2的I/O电路的另一个布局例子及其剖面构造的图。
[0029]图7(a)、图7(b)是表示本发明的一个实施方式的半导体集成电路器件中、输出端的I /0电路的另一个结构例子的图。
[0030]图8是表示图7的主缓冲器的另一个结构例子的图。
[0031]图9是表示图7的I/O电路的布局例子及其剖面构造的图。
[0032]图10(a)、图10(b)是表示本发明的一个实施方式的半导体集成电路器件中、电源接线构造的一个例子的框图。
[0033]图11是表示本发明的一个实施方式的半导体集成电路器件中、封装(package)上的电源接线构造的一个例子的框图。
[0034]图12是表示将本发明应用于具有多个I/O电源的半导体集成电路器件时的结构例的框图。
[0035]图13是表示将本发明应用于具有多个I/O电源的半导体集成电路器件时的另一个结构例子的框图。
[0036]图14是表示图13的I/ O电路(耐压缓和电路)的结构例子的电路图。
[0037]图15是表示图14的I/0电路的工作的波形图。
[0038]图16是表示本发明的一个实施方式的半导体集成电路器件中、电平转换电路的结构例子的电路图。
[0039]图17是表示将本发明应用于SSTL2时的输入电路的结构例子的框图。
[0040]图18是表示图17的差动放大器的结构例子的电路图。
[0041]图19是表示图17的差动放大器的结构例子的电路图。
[0042 ]图20是表示图17的输入电路的工作的波形图。
[0043]图21是表示本发明的一个实施方式的半导体集成电路器件中、输入电路的终端电阻的结构例子的框图。
【具体实施方式】
[0044]以下，基于附图详细说明本发明的实施方式。在用于说明实施方式的所有附图中，作为原则，对同一部件标注相同的标记，省略其反复的说明。
[0045]图1是表示本发明的I个实施方式的半导体集成电路器件的主体结构的图。本实施方式的特征在于，在用于从LSI(半导体集成电路器件)内部的逻辑电路向LSI外部发送信号的输出缓冲器中，首先，将信号转换成电压振幅比在接口单元使用的电源电压高的信号，然后，转换成接口用电源电压振幅。
[0046]在图1中示出了一种LSI，该LSI被提供了在LSI内部的CHJ等的逻辑电路(逻辑单元)LGC中使用的电源vdd(例如1.2V、第I电源电压)、标准接口用电源vcc(例如3.3V、第3电源电压)、低电压接口用电源vcc_18(例如1.8V、第2电源电压)。用框图示出了将1.8V的接口信号输入给LS1、由内部的逻辑电路对该信号进行处理、再从LSI输出的路径。从输入衰减器(pad)PAD_I输入的信号，经由输入缓冲器IBF，通过从1/0(输入输出)电压(1.8V)转换成逻辑电路的电源vdd的信号电平转换电路(降电平转换器(level-down-converter)LDC)，传送给内部的逻辑电路LGC。
[0047]另一方面，需要将从逻辑电路LGC传送到外部的信号电平，从逻辑电路的电源电压vdd转换成I/O用的电源vcc_18。此时，本实施方式的特征是，暂时由升电平转换器(Ievel-up-converter)LUC将信号振幅放大成更高电压的vcc电平，然后，由前置缓冲器PBF对该信号进行放大，由最后一级的主缓冲器MBF将其转换成接口电压vcc_18并发送出去。由此，能够使产生了工作速度变慢的电平转换单元和前置缓冲器单元高速工作，因此，可以使用高耐压MISFET在低电压下高速工作。在此使用的电平转换电路，例如使用专利文献2所记载的电平转换电路就能实现。
[0048]此外，能在低电压vcc_18用I/O和高电压vcc用I/O中共用升电平转换器LUC，不需要重新设计电平转换电路，因此，还有能够削减设计工时数的效果。专利文献2所记载的升电平转换器是将更低电压(小于或等于IV)的信号振幅高速转换成高电压(3.3V)振幅的电路，构造稍显复杂，因此，只要能在所有I/O电路(输入输出电路)中共用升电平转换器，就有能够削减设计成本的效果。
[0049]然而，在本实施方式中，在将信号振幅从vdd电源电平转换成vcc_18电源电平时，中途由电平转换电路和前置缓冲器对信号振幅进行升压来驱动，因此可能引起消耗功率的增加。但是，在一般的I/O电路中，由于该I/O电路所驱动的负载比内部的晶体管的栅极电容等大出许多，因而不会成为问题。例如，规格规定外部的输出负载CL是15pF这样大的值。另一方面，I/O电路的栅极最多也就是ΙΟΟμπι左右，其电容在数百fF左右。由此可以清楚，由最后一级主缓冲器MBF对负载电容CL进行充电放电的功率是支配性的，而由升电平转换器LUC和前置缓冲器PBF消耗的功率是可以忽略的水平。
[0050]另外，漏电流也处于可以忽略的水平。这是因为虽然漏电流有与漏极/源极间电压成正比的倾向而比施加1.8V时有所增加，但由于高耐压MISFET的阈值设定得高，从而在