输出作为全振幅的信号被输入到输入缓冲器IBF，经过电平转换电路传送给内部逻辑电路。
[0149]当vdd电压变低、例如为IV时，作为VREF也可以使用vdd。在该电路中，设接地电平为在所有内部逻辑电路中使用的接地电源vss。其理由是要在输入电路端屏蔽由输出缓冲器产生的大的电源线上的噪声。
[0150]图18是表示图17的差动放大器SA的电路例子的图。在图18中示出了采用了差动式放大器的差动放大器SA。该电路的特征是，当输入信号的电源电平为1.8V时，使接收该输入信号的读出放大器电路的电源不仅可以在1.8V下工作，还可以在3.3V这样的高电压下工作，从而可以提供使用最适于3.3V用的晶体管高速且稳定地工作的电路。该实施方式所示的差动放大器SA，表不一般的差动式运算放大器的例子。由于该电路的输入信号电平和VREF(vcc_18/2 = 0.9V)的电压电平低，因此，采用由ρ型MISFET读出电压的方式。其理由是，因为栅极电压低到IV左右，因而通过使ρ型MISFET的源极和漏极间电压、源极和栅极间电压增大到3.3V，使之在所谓的晶体管的饱和区域工作。
[0151]该差动放大器SA，在电流放大式放大器这样的电路特性方面，为了读出电压电平总是需要预先流过电流。为了降低功率，需要在非工作时削减该电流。为此，通过使控制信号CTL为低电平使读出放大器的电流控制ρ型MISFET截止，切断流向运算放大器的电流。此时，读出放大器的输出01变成不固定的(floating)，因此，有可能在后一级的电路中出现穿透电流。因此，通过使该CTL信号为低电平，NAND的输出被固定为高电平，阻止该NAND电路中的穿透电流。
[0152]图19是图16的输入电路的另一个实施方式。该电路，考虑了对运算放大器的电流控制用P型MISFET MP30的栅极施加偏置电压，来提高运算放大器的增益和偏置的特性。通常，在一般的运算放大器中，将由偏置产生电路所产生的电压施加给该P型MISFET，但有时难以在I/O电路中设置该偏置产生电路。此时，其特征在于，着眼于运算放大器内的节点ND30为I种偏置产生电路，而将该电压用作偏置电压。在该电路中，也需要抑制在非工作时不需要的消耗电流，因此，需要用控制信号CTL进行消耗电流削减控制。通过使控制信号CTL为低电平，使由MN33、MP33构成的传输门(transmiss1n gate)截止，切断ND30、MP30的栅极，同时，使MP37的ρ型MISFET导通，由此，MP30的栅极电压变成vcc，运算放大器的电源被切断。此时，随着运算放大器的电源被切断，运算放大器的输出发生不稳定，但此时MN32导通，由此，可以避免在后一级的电路中产生穿透电流。在图19中，向内部电路送出高电平信号使运算放大器停止的控制，也通过该CTL信号施行。
[0153]图20表示图17的电路的工作波形。SSTL18的输入电平不是1.8V的全振幅的信号，而是以VREF为中心的0.4?IV左右的振幅的信号。在此，VREF按标准由vcc_l 8电源的一半的电压确定。首先，说明从低电平向高电平的转换。当在时刻Tl输入从低电平变化成高电平时，由于在时刻Tl输入信号穿过VREF因而读出放大器的输出发生变化。读出放大器将该输入信号I与VREF的差放大，转换成OV和vcc的振幅的信号。在此，由在时刻T2接收了读出放大器的输出的输入缓冲器进行波形整形。然后，由电平转换电路转换成vdd振幅的信号，在时刻T3向高电平转变。
[0154]接着，说明从高电平向低电平的转换。当在时刻T4输入从高电平变化成低电平时，由于在时刻T4输入信号穿过VREF因而读出放大器的输出发生变化。读出放大器将该输入信号I与VREF的差放大，转换成OV和vcc的振幅的信号。在此，由在时刻T5接收读出放大器的输出的输入缓冲器进行波形整形。然后，由电平转换电路转换成vdd振幅的信号，在时刻T6变化成0V。
[0155]图21是表示输入电路的终端电阻的I个实施方式的图。在此，终端电阻由ESD电路内的MP40、MN40构成。这些MISFET被设置在输入I和VTT电源之间。VTT电源在SSTL等中被设定为vcc_18/2的值。这些MISFET的栅极信号，在ρ型MISFET侧与CTLl接线，在η型MISFET侧与CTL2接线。CTLl和CTL2，用能耐受施加vcc电压的MISFET构成，这些信号以vcc电源电压驱动。当这样构成ΜΝ40时，由于在晶体管的导通电阻小时使用，因而有能削减面积的效果。例如，当设终端电阻为50 Ω时，在以1.8V驱动的情况下，假设MISFET的导通电阻为每单位宽度(I微米)2.5Κ Ω，则需要50μπι;但在以3.3V驱动的情况下，假定MISFET的导通电阻为每单位宽度IK Ω，则能用20μπι的MISFET实现。这样能够实现MISFET的小型化，进而可以减小面积。此外，由于CTLl、CTL2的控制电压高，因此，尤其在η型MISFET的控制中，能够施加足够高的栅极电压，由此，可以使该η型MISFET在充分的饱和区域工作，还具有如下效果，S卩、即使控制电压略微变动，也能够充分减小对导通电阻的差异的影响。
[0156]在此，可以省略P型MISFET，而仅由η型MISFET构成。
[0157]本实施方式主要对SSTL进行了说明，但还可以用于一般的低振幅I/O的终端电阻。
[0158]以上，基于上述实施方式具体地说明了本发明人所完成的发明，但本发明不限于上述实施方式，在不脱离其主旨的范围内还可以进行各种变更。
[0159](工业可利用性)
[0160]本发明能够用于面向便携设备的系统LSI或微处理器等半导体器件。
【主权项】
1.一种半导体集成电路器件，包括: 电路，所述电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号； 输出电路，包括:升电平转换器，所述升电平转换器接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号；前置缓冲器，所述前置缓冲器接收所述第二信号并且输出在所述接地电压和所述第三电源电压之间变化的第三信号；以及主缓冲器，所述主缓冲器接收所述第三信号并且输出在所述接地电压和第二电源电压之间变化的第四信号，所述第二电源电压处于所述第一电源电压和所述第三电源电压之间， 其中所述电路被提供有所述接地电压和所述第一电源电压， 其中所述升电平转换器和所述前置缓冲器被提供有所述接地电压和所述第三电源电压， 其中所述主缓冲器被提供有所述接地电压和所述第二电源电压，以及 其中所述前置缓冲器的驱动力大于所述升电平转换器的驱动力。2.根据权利要求1所述的半导体集成电路器件， 其中所述电路包括被提供有所述第一电源电压的第一晶体管， 其中所述输出电路包括被提供有所述第三电源电压的第二晶体管和被提供有所述第二电源电压的第三晶体管， 其中每个所述第一晶体管具有栅极绝缘膜，该栅极绝缘膜具有第一膜厚， 其中每个所述第二晶体管和每个所述第三晶体管具有栅极绝缘膜，该栅极绝缘膜具有大于所述第一膜厚的第二膜厚。3.根据权利要求2所述的半导体集成电路器件， 其中所述第二晶体管的衬底电位等于所述第三晶体管的衬底电位，以及其中所述第二晶体管的第一导电类型的晶体管的阈值电压高于所述第三晶体管的第一导电类型的晶体管的阈值电压。4.根据权利要求2所述的半导体集成电路器件， 其中所述第二晶体管的衬底电位与所述第三晶体管的衬底电位不同，以及其中所述第二晶体管的第一导电类型的晶体管的阈值电压等于所述第三晶体管的第一导电类型的晶体管的阈值电压。5.根据权利要求2所述的半导体集成电路器件， 其中所述第二晶体管的衬底电位与所述第三晶体管的衬底电位不同，以及其中所述第二晶体管的第一导电类型的晶体管的阈值电压高于所述第三晶体管的第一导电类型的晶体管的阈值电压。6.根据权利要求1所述的半导体集成电路器件，还包括: ESD电路，所述ESD电路防止所述半导体集成电路器件外部的静电破坏， 其中所述ESD电路包括与被提供有所述第二电源电压的输入/输出电路的晶体管相同类型的晶体管。7.—种半导体集成电路器件，包括: 第一电路，所述第一电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号； 第一转换电路，所述第一转换电路接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号； 第一输出电路，所述第一输出电路接收所述第二信号并且输出在所述接地电压和高于所述第一电源电压和所述第三电源电压的第四电源电压之间变化的第三信号； 第二电路，所述第二电路输出在所述接地电压和所述第一电源电压之间变化的第四信号； 第二转换电路，所述第二转换电路接收所述第四信号并且输出在所述接地电压和所述第三电源电压之间变化的第五信号；以及 第二输出电路，所述第二输出电路接收所述第五信号并且输出在所述接地电压和第二电源电压之间变化的第六信号，所述第二电源电压处于所述第一电源电压和所述第四电源电压之间； 其中所述第一电路和所述第二电路被提供有所述接地电压和所述第一电源电压，其中所述第一转换电路和所述第二转换电路被提供有所述接地电压和所述第三电源电压， 其中所述第一输出电路被提供有所述接地电压和所述第四电源电压，以及 其中所述第二输出电路被提供有所述接地电压和所述第二电源电压。8.根据权利要求7所述的半导体集成电路器件，还包括: 其中所述第一电路和所述第二电路中的每个电路包括被提供有所述接地电压和所述第一电源电压的第一场效应晶体管；以及 其中所述第一转换电路和所述第二转换电路中的每个转换电路以及所述第一输出电路和所述第二输出电路中的每个输出电路包括第二场效应晶体管，所述第二场效应晶体管具有比所述第一场效应晶体管的栅极绝缘膜更厚的栅极绝缘膜，并且所述第二场效应晶体管被提供有所述第三电源电压。9.一种半导体集成电路器件，包括: 第一电路，所述第一电路输出在接地电压和高于所述接地电压的第一电源电压之间变化的第一信号； 第一转换电路，所述第一转换电路接收所述第一信号并且输出在所述接地电压和高于所述第一电源电压的第三电源电压之间变化的第二信号； 第一输出电路，所述第一输出电路接收所述第二信号并且输出在所述接地电压和第二电源电压之间变化的第三信号，所述第二电源电压处于所述第一电源电压和所述第三电源电压之间； 第二电路，所述第二电路输出在所述接地电压和所述第一电源电压之间变化的第四信号； 第二转换电路，所述第二转换电路接收所述第四信号并且输出在所述接地电压和所述第三电源电压之间变化的第五信号；以及 第二输出电路，所述第二输出电路接收所述第五信号并且输出在所述接地电压和所述第三电源电压之间变化的第六信号； 其中所述第一电路和所述第二电路被提供有所述接地电压和所述第一电源电压， 其中所述第一转换电路和所述第二转换电路以及所述第二输出电路被提供有所述接地电压和所述第三电源电压，以及 其中所述第一输出电路被提供有所述接地电压和所述第二电源电压。10.根据权利要求9所述的半导体集成电路器件， 其中所述第一电路和所述第二电路中的每个电路包括被提供有所述第一电源电压的第一场效应晶体管，以及 其中所述第一转换电路和所述第二转换电路中的每个转换电路以及所述第一输出电路和所述第二输出电路中的每个输出电路包括第二场效应晶体管，所述第二场效应晶体管具有比所述第一场效应晶体管的栅极绝缘膜更厚的栅极绝缘膜，并且被提供有所述第三电源电压。
【专利摘要】本发明提供一种具有低成本、可在低电压下高速工作的I/O电路的半导体集成电路器件，在I/O电路中，当使I/O电压vcc(例如3.3V)降低到vcc_18(例如1.8V)时，引起速度变差的部分是电平转换单元、和用于驱动大型主缓冲器的前置缓冲器部分。着眼于这一情况，通过对升电平转换器(LUC)和前置缓冲器(PBF)的电路施加高电压(电压vcc)，来以低成本实现可在低电压下高速工作的I/O电路。
【IPC分类】H01L27/092, H03K19/0185, H03K3/356, H01L27/105
【公开号】CN105577145
【申请号】CN201510973927
【发明人】菅野雄介, 田中一雄, 丰岛俊辅, 户羽健夫
【申请人】瑞萨电子株式会社
【公开日】2016年5月11日
【申请日】2006年4月19日
【公告号】CN1855725A, CN1855725B, US7532054, US7855590, US8013656, US20060232307, US20090195292, US20110057708