一种基于相变存储单元的非易失性触发器电路的制作方法
【技术领域】
[0001] 本发明设及一种触发器，尤其设及一种基于相变存储单元的非易失性触发器电 路。
【背景技术】
[0002] 随着嵌入式存储器技术的发展，非易失性处理器与传统的处理器相比，由非易失 性寄存器构成的非易失性处理器具备W下优势：（1)零待机功耗:在掉电情况下非易失性处 理器能够保持内部寄存器的状态，无需功耗。传统处理器为了保持数据完整不得不消耗越 来越多的漏功耗；（2)立即启动和关闭：非易失性处理器能够在几个时钟周期内从停滞状态 下恢复工作，而传统处理器需要数百万个时钟周期；（3)掉电后强大的恢复能力:在电源突 然中断后，非易失性处理器依旧能够保证数据完整性，而传统的处理器掉电后数据全部丢 失；（4)细粒度功耗管理：由于非易失性处理器在超低功耗下保持数据完整并且具备快速恢 复特性，使得处理器能够选择性关闭。由于上述特性，使得非易失性处理器的研究充满前 景。
[0003] 非易失性处理器的实现依赖其内部寄存器的非易失性。作为非易失性寄存器中最 为关键的功能单元即非易失性触发器(non-volatile flip-flop，NVFF)。基于SRAM结构的 传统触发器广泛用作现场可编程口阵列(FPGA)和片上系统（SOC)等电路中的内部存储器， 但是SRAM是易失性存储器，一旦掉电存储在触发器中的数据就会全部丢失。因此基于非易 失性存储器的触发器能够在系统事故和掉电情况下保护数据，从而提高数据安全性和系统 性能。
[0004] 触发器是一种能存储一位二进制数码的基本电路，它能够自行保持"r或"0"两个 稳定的状态，又称为双稳态电路。在不同的输入信号作用下，其输出可W置成1态或0态，并 且当输入信号消失后，触发器获得的新状态能保持下来。触发器是数字电路中广泛应用的 器件之一，在计数器、智力抢答器、计算机、数码相机、数字式录音机中都能见到它。且在大 规模集成电路设计中，触发器是必不可少的基本元件之一。但现有技术中的触发器都不能 在掉电的状态下保持其状态，数据丢失会造成十分严重的后果。
【发明内容】
[0005] 针对现有技术中，存储器掉电后不能够保存数据的缺陷，本发明设计了一种基于 相变存储单元的非易失性触发器电路，能够使得触发器的数据在掉电后得到保存。
[0006] 本发明采用如下技术方案：
[0007] -种基于相变存储单元的非易失性触发器电路，所述触发器电路中触发器的输出 端与一非易失性存储电路连接;其中
[000引所述非易失性存储电路存储所述触发器掉电时的工作状态数据;并且
[0009]所述触发器重新上电时，所述非易失性存储电路根据所述工作状态数据将所述触 发器恢复至上一次掉电时的工作状态。
[0010]优选的，所述触发器的第S与非口与第四与非口中分别设置有选通MOS管，W避免 恢复数据时所述触发器的输出端在所述第=与非口与所述第四与非口中放电；W及
[0011] 所述第S与非口中的MOS管的源极或漏极与所述触发器的第一与非口的输出端连 接，所述第四与非口中的MOS管的源极或漏极与所述触发器的第二与非口的输出端连接，所 述MOS管的栅极与一恢复端连接。
[0012] 优选的，所述MOS管为PMOS管。
[0013] 优选的，所述触发器的第=与非口与第四与非口中分别设置有反相器和或非口， 所述反相器的输出端与或非口的一个输入端连接，W避免恢复数据时所述触发器的输出端 在所述第=与非口与所述第四与非口中放电；W及
[0014] 所述第=与非口中的反相器的输入端与所述触发器的第一与非口的输出端连接， 所述第四与非口中的反相器的输入端与所述触发器的第二与非口的输出端连接，所述或非 口输入端的相对另一端与一恢复端连接。
[0015] 优选的，所述恢复端产生恢复使能信号，控制所述MOS管的关断与导通。
[0016] 优选的，所述非易失性存储电路包括：
[0017] 复数个存储控制电路，分别与所述触发器的输出端连接，控制所述触发器的数据 存储至所述非易失性存储电路中。
[0018] 优选的，所述存储控制电路包括：
[0019] 存储端，存储使能信号；
[0020] 设置端和重置端，设置端或重置端与所述触发器的输出端连接，根据所述触发器 的输出信号决定是否将所述触发器的数据存储至所述非易失性存储电路中；
[0021] 输出端，分别与所述设置端、所述重置端连接，将所述控制信号输出。
[0022] 优选的，所述触发器的输出端包括:Q端与Q非端，所述触发器的Q端与至少一个所 述存储控制电路的设置端或重置端连接，所述触发器的Q非端与至少一个所述存储控制电 路的设置端或重置端连接，W及
[0023] 所述设置端与所述重置端连接所述触发器不同的输出端。
[0024] 优选的，所述存储控制电路为高电平使能。
[0025] 优选的，所述非易失性存储电路包括：
[0026] 充电电路，分别与所述触发器的输出端、所述存储控制电路连接，恢复数据过程 中，为所述触发器的输出端充电。
[0027] 优选的，所述充电电路为高电平使能。
[0028] 优选的，所述充电电路包括:第一晶体管、第二晶体管、第=晶体管，W及
[0029] 所述第一晶体管、第二晶体管、第=晶体管的基极与一充电端连接，所述充电端产 生充电使能信号，控制所述第一晶体管、第二晶体管、第=晶体管的导通与截止；
[0030] 所述第二晶体管的发射极与集电极分别与所述第一晶体管、第=晶体管的发射极 或集电极连接，所述第二晶体管的发射极与集电极还分别与所述存储控制电路连接，所述 第一晶体管、第=晶体管的发射极或集电极相对另一端的发射极或集电极与一电源连接。
[0031] 优选的，所述非易失性存储电路包括：
[0032] 相变存储电路，分别与各个所述存储控制电路、所述充电电路连接，将所述触发器 的数据进行存储。
[0033] 优选的，所述相变存储电路通过恢复控制电路与所述充电电路连接，W及
[0034] 所述恢复控制电路还与所述存储控制电路、所述触发器的输出端连接。
[0035] 优选的，所述相变存储电路包括：
[0036] 复数个相变电阻，分别与所述存储控制电路、所述恢复控制电路连接，存储所述触 发器的数据；
[0037] 复数个选通晶体管，源极或漏极与所述相变电阻连接，各个所述选通晶体管的栅 极相连。
[0038] 优选的，所述相变存储电路包括：
[0039] 两个相变电阻，分别与所述充电电路、所述触发器的输出端连接，存储所述触发器 的数据；
[0040] 两个选通晶体管，所述选通晶体管的栅极与一字选信号连接，所述字选信号控制 所述选通晶体管的关断与导通，W及
[0041 ]所述选通晶体管的源极或漏极与所述相变电阻连接。
[0042] 优选的，所述选通晶体管相对另一端的源极或漏极的连接一恢复电路后接地。
[0043] 优选的，所述恢复电路包括：
[0044] 两个选通晶体管，所述选通晶体管的源极或漏极与所述存储控制电路及所述相变 存储电路连接;W及
[0045] 所述两个选通晶体管的栅极均与一控制端连接，所述控制端产生恢复使能信号， 于数据恢复时控制所述两个选通晶体管的导通与截至。
[0046] 优选的，所述恢复电路为高电平使能。
[0047] 优选的，所述触发器为D触发器、RS触发器、JK触发器、T触发器。
[004引本发明的有益效果是：
[0049] 本发明克服了现有技术中触发器在掉电状态下会丢失信号的缺陷，提出了一种基 于相变存储单元的非易失性触发器电路。本发明基于相变存储单元的非易失性触发器具有 位级存储W及恢复的能力，可W在实现传统触发器功能的同时，还可W使触发器在掉电时 保存其当前状态，并能在上电后迅速恢复到掉电之前的状态。
【附图说明】
[0050] 图1为本发明基于相变存储单元的非易失性触发器电路中D触发器电路图；
[0051] 图2为本发明基于相变存储单元的非易失性触发器电路实施例一的非易失性触发 器具体实现电路图；
[0052] 图3a-图3b为本发明基于相变存储单元的非易失性触发器电路中存储功能单元电 路示意图；
[0053] 图4为本发明基于相变存储单元的非易失性触发器电路中相变存储器SET和RESET 信号示意图；
[0054] 图5为本发明基于相变存储单元的非易失性触发器电路存储数据时序图；
[0055] 图6为本发明基于相变存储单元的非易失性触发器电路恢复数据时序图；
[0056] 图7为本发明基于相变存储单元的非易失性触发器电路存储和恢复数据完整时序 图；
[0057] 图8为本发明基于相变存储单元的非易失性触发器电路中的CHARGE信号产生电 路；
[0058] 图9为本发明基于相变存储单元的非易失性触发器电路中的CHARG