器存储当前状态时，STORE端信 号使能，根据Q和QB的信号，SET信号向相变电阻Rl中写入电流，RESET信号向相变电阻R2中 写入电流。在一个存储周期后，相变电阻Rl为低阻态，相变电阻R2为高阻态。当触发器从相 变存储单元中恢复数据时，RECA化端信号使能，先是CHARGE端信号为低电平，从而对Q端和 QB端充电至高电平，随后开始向相变电阻方向放电。由于Rl为低阻，Q端放电快，当Q端率先 降至1/2VDDW下时，在锁存器G7和G8的作用下，QB端被锁存到高电平，Q端被锁存至低电平， 即Q=O,地=1，在该恢复周期后，触发器恢复到相变存储单元所存储的数据。
[0084] 图13为本实施例基于相变存储单元的非易失性触发器电路的JK触发器示意图，同 时，由主从式RS触发器可W很容易得到主从式JK触发器、主从式T触发器电路。主从式JK触 发器如图13所示，状态方程为：
[0085] QWl =J X 學+ KXQn;
[0086] 利用本实施例基于相变存储单元的非易失性触发器电路，图14为本实施例基于相 变存储单元的非易失性触发器电路的非易失性JK触发器电路图，非易失性JK触发器电路如 图14所示。图15为本实施例基于相变存储单元的非易失性触发器电路的T触发器示意图，主 从式T触发器电路如图15所示，状态方程为：
[0087] (f +l = T X 巧n + 了 X Qn = T ? QO;
[0088] 图16为本实施例基于相变存储单元的非易失性触发器电路的非易失性T触发器电 路图，利用本实施例基于相变存储单元的非易失性触发器电路，非易失性T触发器电路如图 16所示。上述非易失性JK触发器和非易失性T触发器电路的非易失性存储和恢复数据原理 与非易失性RS触发器大致相同，此处不再详细描述。
[0089] 综上描述，本发明提出运种基于相变存储单元的非易失性触发器电路在实现传统 触发器功能的同时，并且还能实现非易失性存储功能，使触发器在掉电时保存其当前状态， 并能在上电后迅速恢复到掉电之前的状态。
[0090] 通过说明和附图，给出了【具体实施方式】的特定结构的典型实施例，基于本发明精 神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，运些内容并不作为 局限。
[0091] 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权 利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1. 一种基于相变存储单元的非易失性触发器电路，其特征在于，所述触发器电路中触 发器的输出端与一非易失性存储电路连接;其中 所述非易失性存储电路存储所述触发器掉电时的工作状态数据;并且 所述触发器重新上电时，所述非易失性存储电路根据所述工作状态数据将所述触发器 恢复至上一次掉电时的工作状态。2. 根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 触发器的第三与非门与第四与非门中分别设置有选通MOS管，以避免恢复数据时所述触发 器的输出端在所述第三与非门与所述第四与非门中放电；以及 所述第三与非门中的MOS管的源极或漏极与所述触发器的第一与非门的输出端连接， 所述第四与非门中的MOS管的源极或漏极与所述触发器的第二与非门的输出端连接，所述 MOS管的栅极与一恢复端连接。3. 根据权利要求2所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 MOS管为PMOS管。4. 根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 触发器的第三与非门与第四与非门中分别设置有反相器和或非门，所述反相器的输出端与 或非门的一个输入端连接，以避免恢复数据时所述触发器的输出端在所述第三与非门与所 述第四与非门中放电；以及 所述第三与非门中的反相器的输入端与所述触发器的第一与非门的输出端连接，所述 第四与非门中的反相器的输入端与所述触发器的第二与非门的输出端连接，所述或非门输 入端的相对另一端与一恢复端连接。5. 根据权利要求2或4任意一个所述的基于相变存储单元的非易失性触发器电路，其特 征在于，所述恢复端产生恢复使能信号，控制所述MOS管的关断与导通。6. 根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 非易失性存储电路包括： 复数个存储控制电路，分别与所述触发器的输出端连接，控制所述触发器的数据存储 至所述非易失性存储电路中。7. 根据权利要求6所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 存储控制电路包括： 存储端，存储使能信号； 设置端和重置端，设置端或重置端与所述触发器的输出端连接，根据所述触发器的输 出信号决定是否将所述触发器的数据存储至所述非易失性存储电路中； 输出端，分别与所述设置端、所述重置端连接，将所述控制信号输出。8. 根据权利要求7所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 触发器的输出端包括:Q端与Q非端，所述触发器的Q端与至少一个所述存储控制电路的设置 端或重置端连接，所述触发器的Q非端与至少一个所述存储控制电路的设置端或重置端连 接，以及 所述设置端与所述重置端连接所述触发器不同的输出端。9. 根据权利要求6所述的基于相变存储单元的非易失性触发器电路，其特征在于，所述 存储控制电路为高电平使能。10. 根据权利要求6所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述非易失性存储电路包括： 充电电路，分别与所述触发器的输出端、所述存储控制电路连接，恢复数据过程中，为 所述触发器的输出端充电。11. 根据权利要求10所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述充电电路为高电平使能。12. 根据权利要求10所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述充电电路包括:第一晶体管、第二晶体管、第三晶体管，以及 所述第一晶体管、第二晶体管、第三晶体管的基极与一充电端连接，所述充电端产生充 电使能信号，控制所述第一晶体管、第二晶体管、第三晶体管的导通与截止； 所述第二晶体管的发射极与集电极分别与所述第一晶体管、第三晶体管的发射极或集 电极连接，所述第二晶体管的发射极与集电极还分别与所述存储控制电路连接，所述第一 晶体管、第三晶体管的发射极或集电极相对另一端的发射极或集电极与一电源连接。13. 根据权利要求10所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述非易失性存储电路包括： 相变存储电路，分别与各个所述存储控制电路、所述充电电路连接，将所述触发器的数 据进行存储。14. 根据权利要求13所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述相变存储电路通过恢复控制电路与所述充电电路连接，以及 所述恢复控制电路还与所述存储控制电路、所述触发器的输出端连接。15. 根据权利要求14所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述相变存储电路包括： 复数个相变电阻，分别与所述存储控制电路、所述恢复控制电路连接，存储所述触发器 的数据； 复数个选通晶体管，源极或漏极与所述相变电阻连接，各个所述选通晶体管的栅极相 连。16. 根据权利要求13所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述相变存储电路包括： 两个相变电阻，分别与所述充电电路、所述触发器的输出端连接，存储所述触发器的数 据； 两个选通晶体管，所述选通晶体管的栅极与一字选信号连接，所述字选信号控制所述 选通晶体管的关断与导通，以及 所述选通晶体管的源极或漏极与所述相变电阻连接。17. 根据权利要求16所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述选通晶体管相对另一端的源极或漏极的连接一恢复电路后接地。18. 根据权利要求14或17任意一个所述的基于相变存储单元的非易失性触发器电路， 其特征在于，所述恢复电路包括： 两个选通晶体管，所述选通晶体管的源极或漏极与所述存储控制电路及所述相变存储 电路连接；以及 所述两个选通晶体管的栅极均与一控制端连接，所述控制端产生恢复使能信号，于数 据恢复时控制所述两个选通晶体管的导通与截至。19. 根据权利要求18所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述恢复电路为高电平使能。20. 根据权利要求1所述的基于相变存储单元的非易失性触发器电路，其特征在于，所 述触发器为D触发器、RS触发器、JK触发器、T触发器。
【专利摘要】本发明涉及一种触发器，尤其涉及一种基于相变存储单元的非易失性触发器电路。一种基于相变存储单元的非易失性触发器电路，触发器电路中触发器的输出端与一非易失性存储电路连接；其中非易失性存储电路存储触发器掉电时的工作状态数据；并且触发器重新上电时，非易失性存储电路根据工作状态数据将触发器恢复至上一次掉电时的工作状态。
【IPC分类】H03K3/356, G11C13/00
【公开号】CN105577144
【申请号】CN201510945412
【发明人】叶勇, 亢勇, 陈邦明
【申请人】上海新储集成电路有限公司
【公开日】2016年5月11日
【申请日】2015年12月15日