自对准栅极边缘和局部互连件及其制造方法与流程

本发明的实施例属于半导体器件和处理的领域，具体而言，属于自对准栅极边缘和局部互连结构以及制造自对准栅极边缘和局部互连结构的方法的领域。

背景技术：

过去几十年中，集成电路中部件的规模缩小是日益增长的半导体工业背后的驱动力。到越来越小的部件的规模缩小实现了功能单元在半导体芯片的有限基板面上增大的密度。例如，缩小晶体管尺寸允许在芯片上包含增大数量的存储器或逻辑器件，导致制造出具有增大容量的产品。然而，对于更大容量的推动并非没有问题。优化每一个器件的性能的必要性变得日益显著。

在集成电路器件的制造中，随着器件尺寸持续缩小，诸如三栅极晶体管之类的多栅极晶体管已经变得更为普遍。在传统工艺中，通常在体硅衬底或者绝缘体上硅衬底上制造三栅极晶体管。在一些示例中，由于体硅衬底的较低成本并且因为它们能够实现复杂程度较低的三栅极制造工艺，所以优选体硅衬底。

然而，多栅极晶体管规模缩小并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，且随着在给定区域中制造的基本构建块的绝对数量增大，对用于对这些构造块进行图案化的光刻工艺的约束已经变得巨大。具体而言，在被图案化在半导体堆叠体中的部件的最小尺寸(临界尺寸)与这些部件之间的间隔之间可能存在折衷。

附图说明

图1示出了包括容纳有端部间间隔的基于鳍部的半导体器件的布局的平面图。

图2A-2D示出了传统finFET(鳍式场效应晶体管)或三栅极工艺制造方案中重要的工艺操作的横截面视图。

图3A-3D示出了根据本发明实施例的在用于finFET或三栅极器件的自对准栅极边缘工艺制造方案中重要的工艺操作的横截面视图。

图4A-4G示出了根据本发明另一个实施例的在用于finFET或三栅极器件的另一个自对准栅极边缘工艺制造方案中的工艺操作的横截面视图及相应的俯视图。

图5A示出了根据本发明一个实施例的具有自对准栅极/沟槽接触部端盖(endcap)(SAGE)的半导体器件的部分的横截面视图，该自对准栅极/沟槽接触部端盖(SAGE)具有间距分割图案化局部互连件(LI)。

图5B示出了根据本发明另一个实施例的具有自对准栅极/沟槽接触部端盖(SAGE)的半导体器件的部分的横截面视图，该自对准栅极/沟槽接触部端盖(SAGE)具有自对准局部互连件(SAGELI)。

图6A-6H示出了根据本发明实施例的在自对准栅极端盖的制造中的多个操作的倾斜的三维横截面视图。

图7A-7D示出了根据本发明实施例的用于为局部互连件制造提供基础的多个结构选择的倾斜的三维横截面视图。

图8A示出了根据本发明实施例的具有自对准栅极边缘隔离件的非平面半导体器件的横截面视图。

图8B示出了根据本发明实施例的沿图8A的半导体器件的a-a’轴截取的平面图。

图9示出了根据本发明的一个实施方式的计算设备。

具体实施方式

描述了自对准栅极边缘和局部互连结构以及制造自对准栅极边缘和局部互连结构的方法。在以下说明中，为了充分理解本发明的实施例，阐述了诸如具体集成和材料状况之类的很多具体细节。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其它示例中，未详细描述诸如集成电路设计布局之类的公知特征，以免不必要地使本发明的实施例难以理解。此外，应当理解的是，附图中所示的 各个实施例是例示性表示，而不一定按比例绘制。

本发明的一个或多个实施例针对半导体结构或器件，其具有半导体结构或器件的栅极电极的一个或多个栅极边缘结构(例如，作为栅极隔离区)。一个或多个实施例针对用于这种栅极电极结构的局部互连件的制造。另外，还描述了以自对准方式制造栅极边缘隔离结构的方法，和/或制造局部互连件的方法。在一个或多个实施例中，制造自对准栅极边缘结构和/或局部互连件，以用于基于互补金属氧化物半导体(CMOS)器件的逻辑晶体管。

为了提供上下文信息，栅极端盖和沟槽接触部(TCN)端盖区的尺寸缩小对于提高晶体管布局面积和密度具有重要贡献。栅极和TCN端盖区指的是半导体器件的扩散区/鳍部的栅极和TCN重叠。作为示例，图1示出了包括容纳有端部间间隔的基于鳍部的半导体器件的布局100的平面图。参考图1，第一半导体器件102和第二半导体器件104分别基于半导体鳍部106和108。每一个器件102和104都分别具有栅极电极110或112。另外，每一个器件102和104都分别具有沟槽接触部(TCN)114和116，其分别在鳍部106和108的源极区和漏极区。栅极电极110和112和TCN 114和116各具有端盖区，其分别位于相应的鳍部106和108之外。

再次参考图1，典型地，栅极和TCN端盖尺寸必须包括对掩模配准误差的容限，以确保对于最差情况掩膜失配准的鲁棒的晶体管操作，从而留下端部间间隔118。因而，对于提高晶体管布局密度关键的另一个重要设计规则是在彼此面对的两个相邻端盖之间的间隔。然而，参数“2*端盖+端部间间隔”变得越来越难以使用光刻图案化而缩小，以满足对于新技术的规模缩小要求。具体而言，允许掩模配准误差所需要的额外端盖长度由于在TCN和栅极电极之间较长的重叠长度而同样增大了栅极电容值，从而增大了产品动态能量损耗并且降低了性能。先前的解决方案集中在提高配准预算及图案化或分辨率改进，以实现端盖尺寸和端盖间间隔两者的缩小。

根据本发明的实施例，描述了一种方案，其提供了半导体鳍部的自对准栅极端盖和TCN重叠，而无需考虑掩模配准。在一个这种实施例中，在确定栅极端盖和接触部重叠尺寸的半导体鳍部边缘上制造可弃式间隔体。间隔体限定的端盖工艺使得栅极和TCN端盖区能够自对准至半导体鳍部，因此无需额外的端盖长度来考虑掩模失配准。此外，本文所述的方案在先 前所需阶段无需进行光刻图案化，因为栅极和TCN端盖/重叠尺寸保持固定，从而改善(即，减小)在电气参数方面的器件间变化性。

为了提供并列的比较，图2A-2D示出了传统finFET或三栅极工艺制造方案中重要的工艺操作的横截面视图，而图3A-3D示出了根据本发明的实施例的在用于finFET或三栅极器件的自对准栅极边缘工艺制造方案中重要的工艺操作的横截面视图。

参考图2A和3A，诸如体单晶硅衬底之类的体半导体衬底200或300被提供为分别具有被蚀刻于其中的鳍部202或302。在实施例中，鳍部直接在体衬底200或300中形成，因而，形成为与体衬底200或300连续。将意识到，在衬底200或300内，可以在鳍部之间形成浅沟槽隔离结构。参考图3A，在进行图案化以形成鳍部302之后，诸如氮化硅硬掩模层之类的硬掩模层304以及诸如二氧化硅层之类的衬垫氧化物层306依然在鳍部302上方。相对照地，参考图2A，这种硬掩模层和衬垫氧化物层已经被去除。

参考图2B，在半导体鳍部202露出的表面上形成虚设(dummy)或永久栅极电介质层210，在生成的结构上形成虚设栅极层212。相对照地，参考图3B，在半导体鳍部302露出的表面上形成虚设或永久栅极电介质层310，并且相邻于生成的结构而形成虚设间隔体312。

参考图2C，执行栅极端盖切割图案化，在生成的图案化虚设栅极端部216处形成隔离区214。在传统工艺方案中，必须制造较大的栅极端盖以允许栅极掩模失配准，如由箭头区域218所示的。相对照地，参考图3C，通过在图3B的结构上提供隔离层，例如通过沉积和平坦化，来形成自对准隔离区314。在一个这种实施例中，自对准栅极端盖工艺无需用于掩模配准的额外空间，如在图2C和3C中所比较的。

参考图2D，由永久栅极电极替代图2C的虚设栅极电极212。在使用虚设栅极电介质层的情况下，在这个工艺中也可以由永久栅极电介质层来替代虚设栅极电介质层。在所示的具体示例中，执行双金属栅极替代工艺以在第一半导体鳍部202A之上提供N型栅极电极220，并且在第二半导体鳍部202B之上提供P型栅极电极222。N型栅极电极220和P型栅极电极222形成于栅极边缘隔离结构214之间，但在它们交会处形成P/N结224。取决于失配准，P/N结224的准确位置可以变化，如箭头区域226所示的。

相对照地，参考图3D，硬掩模层304和衬垫氧化物层306被去除，以永久栅极电极替代图3C的虚设间隔体314。在使用虚设栅极电介质层的情况下，在这个工艺中也可以由永久栅极电介质层来替代这个虚设栅极电介质层。在所示的具体示例中，执行双金属栅极替代工艺以在第一半导体鳍部302A之上提供N型栅极电极320，并且在第二半导体鳍部302B之上提供P型栅极电极322。N型栅极电极320和P型栅极电极322形成于栅极边缘隔离结构314之间，并且也被栅极边缘隔离结构314分隔开。

再次参考图2D，可以制造局部互连件240以接触N型栅极电极220和P型栅极电极222，以在P/N结224周围提供导电路径。同样地，参考图3D，可以制造局部互连件340以接触N型栅极电极320和P型栅极电极322，以在其之间的居间隔离结构314之上提供导电路径。参考图2D和3D两者，可以在局部互连件240或340上分别形成硬掩模242或342。

在另一个方面，贯穿虚设间隔体和自对准栅极边缘隔离结构制造工艺发现，硬掩模和衬垫氧化物层可以不保持在上方被图案化。因而，可能需要以另一种方式来使相对于虚设间隔体的高度的半导体鳍部的高度不同。作为示例，图4A-4G示出了根据本发明另一个实施例的在用于finFET或三栅极器件的另一自对准栅极边缘工艺制造方案中的工艺操作的横截面视图及相应的俯视图。

参考图4A，诸如体单晶硅衬底之类的体半导体衬底400被提供具有被蚀刻在其中的鳍部402。在实施例中，鳍部402直接形成于体衬底400中，因而形成为与体衬底400连续。将意识到，在衬底400内，可以在鳍部之间形成浅沟槽隔离结构。在一个实施例中，如图4A所示的，去除了来自于对鳍部402图案化的人工产物，例如硬掩模层和衬垫氧化物层。

参考图4B，沿鳍部402的侧壁形成虚设间隔体404。在实施例中，通过最终露出鳍部402的顶部表面的沉积和蚀刻工艺形成虚设间隔体404。将意识到，在形成虚设间隔体404之前，例如可以通过虚设栅极电介质层的生长或沉积来使鳍部402钝化。在一个实施例中，鳍部402是由二氧化硅层钝化的硅鳍部，由氮化硅或类似的材料制造虚设间隔体。然而，在另一个实施例中，在这个阶段不使鳍部402钝化。

参考图4C，在图4B的结构的开口区域中形成隔离结构406。在实施例 中，通过将电介质膜沉积在图4B的结构之上并且随后使该电介质膜平坦化(例如，通过化学机械抛光)来形成隔离区406。在特定实施例中，隔离结构由例如，但不限于，氧化硅、氮化硅、碳化硅或其组合之类的材料组成。

参考图4D，使得鳍部402相对于隔离结构406的高度且相对于虚设间隔体404的高度凹陷。在实施例中，通过采用选择性蚀刻工艺来执行凹陷。在一个这种实施例中，在鳍部402的凹陷之前或期间去除首先在鳍部402上形成的钝化层。

参考图4E，从图4D的结构去除虚设间隔体404。在实施例中，通过采用选择性蚀刻工艺来执行该去除。在一个这种实施例中，隔离结构406由氧化硅组成，鳍部402由硅组成，选择性去除的虚设间隔体由氮化硅组成。

参考图4F，在虚设间隔体404被去除的位置处且沿着凹陷鳍部402的顶部表面形成栅极电极堆叠体408。在实施例中，栅极电极堆叠体408包括诸如高-k栅极电介质层之类的共形栅极电介质层410以及金属栅极电极412。沿图4F的俯视图的a-a’轴截取图4F的横截面视图。然而，将理解的是，略微更深入到结构中而截俯视图，以便示出整个鳍部402。实际上，在俯视图中金属栅极材料412覆盖鳍部402。

参考图4G，相邻于栅极电极堆叠体408且沿凹陷的鳍部402的顶部表面形成沟槽接触部414。在实施例中，沟槽接触部414用于接触鳍部402内的源极区和漏极区，且通过电介质间隔体416而与栅极电极堆叠体408分隔开。沿图4G的俯视图的b-b’轴截取图4G的横截面视图。然而，将理解的是，略微更深入到结构中而截俯视图，以便示出整个鳍部402。实际上，在俯视图中沟槽接触部414覆盖鳍部402。

在另一个方面，再次参考图3D，在实施例中，以上方案中的一个或多个需要在栅极和沟槽接触部(TCN)之上的额外的局部互连层(LI)，以连接相邻的栅极和TCN电极。在一个这种实施例中，在不产生接触部到栅极(CTG)短路的情况下，这个局部互连必须与栅极和TCN重叠。因而，局部互连的制造需要以具有良好CTG短路裕量的1/2栅极间距对线进行图案化，同时保持鲁棒的LI至TCN接触。因此，在LI与栅极或TCN之间的对准是另一个难的图案化问题。因而，根据本发明的实施例，为了解决以上难题，提供了一种用于局部互连线的制造方案，该局部互连线自对准至栅 极和TCN，而无需考虑掩模配准。该方案包括沿较高堆叠体制造间隔体，该堆叠体包括虚设栅极和硬掩模，且在自对准的栅极端盖之上延伸。在一个这种实施例中，间隔体充当将栅极与接触部分隔开的连续的自对准壁。具有相反蚀刻特性的两种附加的电介质材料可以用作硬掩模，以允许为栅极-LI(LIG)和TCN-LI(LIT)选择性地打开一区域。

作为示例，图5A示出了根据本发明一个实施例的具有自对准栅极/沟槽接触部端盖(SAGE)的半导体器件的部分的横截面视图，该自对准栅极/沟槽接触部端盖(SAGE)具有间距分割图案化局部互连件(LI)。相对照地，图5B示出了根据本发明另一个实施例的具有自对准栅极/沟槽接触部端盖(SAGE)的半导体器件的部分的横截面视图，该自对准栅极/沟槽接触部端盖(SAGE)具有自对准局部互连件(SAGELI)。

参考图5A，半导体器件500A包括半导体鳍部502。多个短自对准隔离结构504将交替的栅极506和沟槽接触部508区域分隔开。上部隔离结构510将交替的沟槽接触部局部互连件512与栅极局部互连件514分隔开。通过间距分割图案化来形成沟槽接触部局部互连件512和栅极局部互连件514，以容纳失配准，如图5A所示的。将意识到，电介质帽状件(cap)可以形成于沟槽接触部局部互连件512和栅极局部互连件514上，同样如图5A所示的。

参考图5B，半导体器件500B包括半导体鳍部552。多个高自对准隔离结构554将交替的栅极556与沟槽接触部558区域分隔开。相同的隔离结构554还将交替的沟槽接触部局部互连件562与栅极局部互连件564分隔开。形成沟槽接触部局部互连件512和栅极局部互连件514，而不采用在图5A的情况下所需要的额外的光刻操作。将意识到，电介质帽状件可以形成于沟槽接触部局部互连件562和栅极局部互连件564上，如图5B所示的。还将意识到，在实施例中，在不同的时间制造沟槽接触部局部互连件512和栅极局部互连件514，用于形成其每一个的工艺利用在以沟槽接触部局部互连件512和栅极局部互连件514的实际永久材料进行替代之前将插塞/硬掩模层用作占位件。此外，尽管图5B中的所有位置都显示为具有栅极局部互连件或沟槽接触部局部互连件，但不必选择全部位置用于局部互连。在未被选择的位置中可以保留电介质插塞或硬掩模(即，在某些位置未被选 择用于去除)。

作为示例性方案，图6A-6H示出了根据本发明实施例的在自对准栅极端盖的制造中的多个操作的倾斜的三维横截面视图。图7A-7D示出了根据本发明实施例的用于为局部互连件制造提供基础的多个结构选择的倾斜的三维横截面视图。

参考图6A，通过对诸如单晶硅衬底之类的衬底600进行图案化来形成多个半导体鳍部602，该图案化可以包括间距减半或间距减为四分之一的图案化。此外，在对鳍部602进行图案化的过程中，对钝化层604、虚设栅极层606(例如，多晶硅层)和硬掩模层608进行图案化。

参考图6B，在图6A的结构上形成浅沟槽隔离(STI)层610。在实施例中，STI层610包括二氧化硅层，并且通过化学气相沉积(CVD)以及随后的化学机械平坦化(CMP)而形成。在一个实施例中，STI结构包括内衬电介质层612，如图6B所示的。

参考图6C，使得图6B的STI层610凹陷以形成STI结构614(其可以包括内衬电介质层)，并且虚设栅极电介质层616形成于生成的结构上。在一个这种实施例中，通过沉积来形成虚设栅极电介质层616，并进一步被沉积在STI结构614上，如所示的。此外，可以去除硬掩模层608，同样如所示的。

参考图6D，沿图6C的结构的突出部分的侧壁形成间隔体618。在实施例中，通过沉积及随后的各向异性蚀刻工艺形成间隔体618。在一个这种实施例中，间隔体由沉积的多晶硅组成。取决于在某些鳍部602之间的间隔，一些间隔体618与所有其它间隔体分立开，而一些间隔体与另一个间隔体相连。作为示例，部分620A具有分立的间隔体618A，而部分620B包括一对连续的间隔体618B。因而，共同参考图6A-6D，通过标准间距分割鳍部图案化工艺对finFET“帽”和虚设栅极多晶硅进行图案化，并且在图案化的鳍部-多晶硅柱的两侧上产生间隔体。

参考图6E，利用电介质材料层622填充在图6D的间隔体618之间的间隙，以产生晶体管隔离。在实施例中，电介质材料由氮化硅材料组成。

参考图6F，(例如，通过CMP)使电介质材料层622平坦化，以露出虚设栅极层606和相应的间隔体618。在实施例中，虚设栅极层606和相应 的间隔体618两者都由多晶硅组成。该工艺形成自对准的端盖隔离壁624。

参考图6G，在图6H的结构上沉积第二虚设层和硬掩模堆叠体或仅一个高的硬掩模，并且利用间距分割栅极图案化来对其进行图案化(两种情况被示为图6G中的物项626)。在实施例中，在使用虚设层和硬掩模堆叠体的情况下，虚设层由多晶硅组成。

参考图6H，执行对于硬掩模层626、隔离壁624和finFET“帽”616(例如，从虚设栅极电介质层保留的)有选择性的各向异性蚀刻，以在图案化的线与生成的端盖隔离笼(cage)628之间提供直轮廓。尽管未示出，但在栅极间隔体形成、N型或P型源极漏极形成以及栅极电极替代(例如，以高-k/金属栅极)之后，可以在端盖隔离笼628中形成导电材料以提供沟槽接触部。在隔离壁足够高的情况下，可以制造自对准的局部互连线，以下结合图7C和7D来说明其示例。

为了提供初始比较，图7A示出了无自对准栅极边缘隔离件的基础结构700A的倾斜的三维横截面视图。参考图7A，多个鳍部702A具有虚设栅极层704A以及被图案化在其上的相应硬掩模706A。在随后的局部互连件的制造中，必须采用间距分割的图案化方案。

图7B示出了具有自对准栅极边缘隔离件的基础结构700B的倾斜的三维横截面视图。参考图7B，多个鳍部702B具有虚设栅极层704B以及被图案化在其上的相应硬掩模706B。在鳍部702B的各分组之间形成自对准栅极边缘隔离结构708B。然而，相比于自对准栅极边缘隔离结构708B，硬掩模706B较短。因而，在随后的局部互连件的制造中，必须采用间距分割的图案化方案。

图7C示出了具有自对准栅极边缘隔离件的基础结构700C的倾斜的三维横截面视图。参考图7C，多个鳍部702C具有虚设栅极层704C、相应的第二虚设层705C以及被图案化在其上的相应硬掩模706C。在鳍部702C的各分组之间形成自对准栅极边缘隔离结构708C。相比于自对准栅极边缘隔离结构708C，硬掩模706C连同第二虚设层705C一起的高度相对较高。因而，在随后的局部互连件的制造中，可以采用自对准局部互连件方案。

图7D示出了具有自对准栅极边缘隔离件的基础结构700D的倾斜的三维横截面视图。参考图7D，多个鳍部702D具有虚设栅极层704D以及被 图案化在其上的相应的高的硬掩模706D。在鳍部702D的各分组之间形成自对准栅极边缘隔离结构708D。相比于自对准栅极边缘隔离结构708D，高的硬掩模706D的高度相对较高。因而，在随后的局部互连件的制造中，可以采用自对准局部互连件方案。

更普遍地，本文所述的一个或多个实施例提供了用于缩小面积、减小电容和/或去除诸如栅极切割掩模之类的各种关键性前端掩模的手段。在一个这种实施例中，通过实施本文所述的一个或多个方案，最小晶体管的宽度可以减小高达30％。较小的晶体管尺寸减小了在栅极与TCN之间的电容以及其它寄生电容。无需额外的掩膜步骤来产生端盖、接触部和局部互连线，所以去除了在标准工艺中这种部件所需的许多掩膜。

具体而言，上述一个或多个实施例的关键特征可以包括以下中的一个或多个：(1)栅极端盖是从鳍部边缘到隔离件边缘的距离。这个距离由间隔体宽度限定，并且对于所有晶体管都是相同尺寸。无需光刻图案化来限定端盖，所以无需考虑端盖中的掩膜配准。(2)鳍部的TCN重叠由间隔体宽度确定，并且也不受掩膜配准的影响。(3)通过利用晶体管隔离壁之上的栅极图案化线，局部互连线自对准至栅极和TCN，形成可以每次一个选择性地被打开的三个不同的硬掩模。实施例可以应用于7nm节点生成，例如，以提高晶体管布局密度和栅极电容(动态能量和性能改善)并且减小总掩膜数。

将意识到，可以以相同或相似的形式将由以上示例性处理方案产生的结构用于随后的处理操作中，以完成器件制造，例如PMOS和NMOS器件制造。作为完成的器件的示例，图8A和图8B分别示出了根据本发明实施例的具有自对准栅极边缘隔离件的非平面半导体器件的横截面视图和平面图(沿横截面视图的a-a’轴截取的)，构造于结合图3D所述的结构上。

参考图8A，半导体结构或器件800包括由衬底802形成并且在隔离区806内的非平面有源区(例如，包括有突出鳍部部分804的鳍部结构和鳍部下区域805)。栅极结构808被布置在非平面有源区的突出部分804之上以及隔离区806的部分之上。如所示的，栅极结构808包括栅极电极850和栅极电介质层852。在一个实施例中，尽管未示出，栅极结构808还可以包括电介质帽状件层。栅极结构808被自对准栅极边缘隔离结构820分隔开。 局部互连件854耦合相邻的栅极结构808。从这个透视图还可以见到栅极接触部814和上覆的栅极接触部过孔816，连同上覆的金属互连件860，它们全都被布置在层间电介质堆叠体或层870中。从图8A的透视图还见到，在一个实施例中，栅极接触部814被布置在非平面有源区之上。在图8A还示出，界面880存在于鳍部下区域805与突出的鳍部部分804的掺杂剖面之间，尽管其它实施例不包括在这些区域之间的掺杂剖面中的这样的界面。

参考图8B，栅极结构808显示为被布置在突出的鳍部部分804之上，由自对准栅极边缘隔离结构820隔离开。在这个透视图中示出了突出的鳍部部分804的源极区804A和漏极区804B，尽管将理解，这些区域将与沟槽接触结构重叠。在一个实施例中，源极区804A和漏极区804B是突出的鳍部部分804的原始材料的掺杂部分。在另一个实施例中，去除突出的鳍部部分804的材料，并且例如通过外延沉积用另一种半导体材料来替代。在任一情况下，源极区804A和漏极区804B都可以延伸到电介质层806的高度之下，即，延伸至鳍部下区域805中。

在实施例中，半导体结构或器件800是非平面器件，例如，但不限于，finFET或三栅极器件。在这个实施例中，相应的半导电沟道区由三维本体组成或形成于其中。在一个这种实施例中，栅极结构808围绕三维本体的至少顶部表面和一对侧壁。

衬底802可以由半导体材料组成，该半导体材料可以经受制造工艺，且电荷可以在其中迁移。在实施例中，衬底802是由掺杂有电荷载流子(例如，但不限于，磷、砷、硼或其组合)的晶体硅、硅/锗或锗层组成的体衬底，以形成有源区804。在一个实施例中，硅原子在体衬底802中的浓度大于97％。在另一个实施例中，体衬底802由生长在不同的晶体衬底上方的外延层组成，例如，生长在硼掺杂的体硅单晶衬底上方的硅外延层。体衬底802可以可替换地由III-V族材料组成。在实施例中，体衬底802由III-V族材料组成，例如，但不限于，氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓、或其组合。在一个实施例中，体衬底802由III-V族材料组成，并且电荷-载流子掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。

隔离区806可以由适合于将永久栅极结构的部分与下层体衬底最终电 隔离或者有助于其隔离，或者隔离在下层体衬底内形成的有源区(例如，隔离鳍部有源区)的材料组成。例如，在一个实施例中，隔离区806由电介质材料组成，例如，但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。

自对准栅极边缘隔离结构820可以由适合于将永久栅极结构的部分最终电隔离或者有助于其隔离的材料组成。例如，在一个实施例中，隔离区806由电介质材料组成，例如，但不限于，二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。

栅极结构808可以由栅极电极堆叠体组成，其包括栅极电介质层852和栅极电极层850。在实施例中，栅极电极堆叠体的栅极电极由金属栅极组成，栅极电介质层由高K材料组成。例如，在一个实施例中，栅极电介质层由以下材料或其组合组成，例如，但不限于，氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌锌酸铅。此外，栅极电介质层的部分可以包括原生氧化物层，其由衬底802的顶部少量层形成。在实施例中，栅极电介质层由顶部高k部分以及由半导体材料的氧化物组成的下部部分组成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和氧化硅或氮氧化硅的底部部分组成。

在一个实施例中，栅极电极由金属层组成，例如，但不限于，金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极由在金属功函数设定层之上形成的非功函数设定填充材料组成。

与栅极电极堆叠体相关联的间隔体可以由适合于将永久栅极结构与诸如自对准接触之类的相邻导电接触最终电隔离或者有助于其隔离的材料组成。例如，在一个实施例中，间隔体由电介质材料组成，例如，但不限于，氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。

局部互连件854、栅极接触部814和上覆的栅极接触过孔816可以由导电材料组成。在实施例中，一个或多个接触部或过孔由金属类组成。金属类可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或者金属-半导体合金(例如，硅化物材料)。将意识到，硬掩模层可以在栅 极接触部814未位于其上的位置处被布置在局部互连件854上。此外，可以通过光刻图案化来制造局部互连件854，或者在其它实施例中，可以被制造为自对准互连结构，与较高形式的自对准栅极边缘隔离结构820对准。

在实施例中(尽管未示出)，提供结构800包括形成接触部图案，其基本上极佳地对准至现有栅极图案，同时无需使用具有极其严格的配准预算的光刻步骤。在一个这种实施例中，这个方案实现了使用本质上高选择性的湿法蚀刻(例如，相对于传统实施的干法蚀刻或等离子体蚀刻)来产生接触部开口。在实施例中，通过利用现有栅极图案结合接触部插塞光刻操作来形成接触部图案。在一个这种实施例中，该方案实现了不需要否则关键的光刻操作来产生接触部图案，如用于传统方案中的。在实施例中，沟槽接触栅格不被分开地图案化，而是相反形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极格栅图案化之后而在栅极格栅切割之前形成沟槽接触栅格。

此外，可以通过替代栅极工艺来制造栅极结构808。在这样的方案中，可以去除诸如多晶硅或氮化硅柱状材料之类的虚设栅极材料，并以永久栅极电极材料替代。在一个这种实施例中，永久栅极电介质层也在这个工艺中形成，与较早处理所实施的相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且通过包括SF₆的使用的干法蚀刻工艺去除。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成，并且通过用包括含水NH4OH或四甲基氢氧化铵的使用的湿法蚀刻工艺来去除。在一个实施例中，虚设栅极由氮化硅组成，并且通过包括含水磷酸的湿法蚀刻来去除。

在实施例中，本文所述的一个或多个方案实质上设想虚设和替代栅极工艺结合虚设和替代接触工艺以获得结构800。在一个这种实施例中，在替代栅极工艺之后执行替代接触工艺，以允许永久栅极堆叠体的至少部分的高温退火。例如，在一个具体这种实施例中，例如在形成栅极电介质层之后，以高于约600摄氏度的温度执行永久栅极结构的至少部分的退火。在组成永久接触之前执行退火。

再次参考图8A，在实施例中，半导体器件具有接触结构，其接触在有源区之上所形成的栅极电极的部分。通常，在栅极的有源部分之上并且与 沟槽接触过孔在相同层中形成栅极接触结构(例如，过孔)之前(例如，除此之外)，本发明的一个或多个实施例包括首先采用栅极对准沟槽接触工艺。可以实施这个工艺来形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案相对准。相反，传统方案通常涉及光刻接触图案与现有栅极图案紧密配准的附加光刻工艺结合选择性接触蚀刻。例如，传统工艺可以包括具有接触部件的分开图案化的多晶硅(栅极)栅格的图案化。

图9示出了根据本发明的一个实施方式的计算设备900。计算设备900容纳板902。板902可以包括多个组件，包括，但不限于，处理器904和至少一个通信芯片906。处理器904物理且电耦合到板902。在一些实施方式中，至少一个通信芯片906也物理且电耦合到板902。在其它实施方式中，通信芯片906是处理器904的部分。

取决于其应用，计算设备900可以包括其它组件，其可以或可以不物理且电耦合到板902。这些其它组件包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、照相机和大容量储存设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。

通信芯片906实现了用于往来于计算设备900的数据传送的无线通信。术语“无线”及其派生词可以用于描述可以通过经由非固态媒介的调制电磁辐射的使用来传送数据的电路、器件、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片906可以实施多个无线标准或协议中的任意一个，包括，但不限于，Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及更高代的任意其它无线协议。计算设备900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，第二通信芯片906可以专用于较长距离的无线通信，例 如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它。

计算设备900的处理器904包括封装在处理器904内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如，根据本发明的实施方式构建的MOS-FET晶体管。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。

通信芯片906也包括封装在通信芯片906内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括一个或多个器件，例如，根据本发明的实施方式构建的MOS-FET晶体管。

在其它实施方式中，容纳在计算设备900内的另一个组件可以包含集成电路管芯，其包括一个或多个器件，例如，根据本发明的实施方式构建的MOS-FET晶体管。

在各种实施方式中，计算设备900可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码照相机、便携式音乐播放器、或数字视频记录器。在其它实施方式中，计算设备900可以是处理数据的任何其它电子设备。

因而，本发明的实施例包括自对准栅极边缘和局部互连结构以及制造自对准栅极边缘和局部互连结构的方法。

在实施例中，一种半导体结构，所述半导体结构包括半导体鳍部，所述半导体鳍部被布置在衬底上，并且在第一方向上具有一长度。栅极结构被布置在半导体鳍部之上，所述栅极结构具有在第二方向上相对的第一端部和第二端部，所述第一方向与所述第二方向正交。栅极边缘隔离结构对以半导体鳍部为中心。栅极边缘隔离结构对中的第一栅极边缘隔离结构被布置为与栅极结构的第一端部直接相邻，栅极边缘隔离结构对中的第二栅极边缘隔离结构被布置为与栅极结构的第二端部直接相邻。

在一个实施例中，半导体结构还包括被布置在半导体鳍部中并且位于栅极结构的任一侧上的源极区和漏极区。第一沟槽接触部被布置在源极区之上，第二沟槽接触部被布置在漏极区之上。第一沟槽接触部和第二沟槽 接触部中的每一个沟槽接触部都具有在第二方向上相对的第一端部和第二端部。栅极边缘隔离结构对中的第一栅极边缘隔离结构被布置为与第一沟槽接触部的第一端部以及第二沟槽接触部的第一端部直接相邻，栅极边缘隔离结构对中的第二栅极边缘隔离结构被布置为与第一沟槽接触部的第二端部以及第二沟槽接触部的第二端部直接相邻。

在一个实施例中，半导体结构还包括第二半导体鳍部，所述第二半导体鳍部被布置在衬底之上，并且在第一方向上具有一长度，第二半导体鳍部与第一半导体鳍部被间隔开。第二栅极结构被布置在第二半导体鳍部之上，所述第二栅极结构具有在第二方向上相对的第一端部和第二端部。栅极边缘隔离结构对中的第二栅极边缘隔离结构被布置为与第二栅极结构的第一端部直接相邻。第三栅极边缘隔离结构被布置为与第二栅极结构的第二端部直接相邻。第三栅极边缘隔离结构和栅极边缘隔离结构对中的第二栅极边缘隔离结构以第二半导体鳍部为中心。

在一个实施例中，半导体结构还包括被布置在第一栅极结构和第二栅极结构之上并且电耦合第一栅极结构和第二栅极结构的局部互连件。

在一个实施例中，局部互连件与栅极边缘隔离结构对和第三栅极边缘隔离结构自对准。

在一个实施例中，栅极结构是N型栅极结构，第二栅极结构是P型栅极结构。

在一个实施例中，栅极结构包括高-k栅极电介质层和金属栅极电极。

在一个实施例中，栅极边缘隔离结构对由诸如，但不限于，氧化硅、氮化硅、碳化硅或其组合之类的材料组成。

在实施例中，一种半导体结构，所述半导体结构包括半导体鳍部，所述半导体鳍部被布置在衬底之上并且具有一长度。交替的源极区/漏极区和沟道区沿半导体鳍部的长度被布置，每一个源极区/漏极区都具有被布置在半导体鳍部之上的相关联的沟槽接触部，每一个沟道区都具有被布置在半导体鳍部之上的相关联的栅极结构。半导体结构还包括多个栅极边缘隔离结构。相邻的沟槽接触部和栅极结构被多个栅极边缘隔离结构中的一个栅极边缘隔离结构分隔开。栅极局部互连件被布置在栅极结构中的一个栅极结构之上并且被布置在多个栅极边缘隔离结构中的栅极边缘隔离结构对之 间。

在一个实施例中，半导体结构还包括被布置在栅极局部互连件上的电介质帽状件，所述电介质帽状件被布置在所述多个栅极边缘隔离结构中的所述栅极边缘隔离结构对之间。

在一个实施例中，半导体结构还包括沟槽接触部局部互连件，其被布置在沟槽接触部中的一个沟槽接触部之上，并且被布置在多个栅极边缘隔离结构中的第二栅极边缘隔离结构对之间。

在一个实施例中，半导体结构还包括被布置在沟槽接触部局部互连件上的电介质帽状件，所述电介质帽状件被布置在所述多个栅极边缘隔离结构中的所述第二栅极边缘隔离结构对之间。

在一个实施例中，每一个栅极结构都包括高-k栅极电介质层和金属栅极电极。

在一个实施例中，多个栅极边缘隔离结构中的每一个栅极边缘隔离结构都由诸如，但不限于，氧化硅、氮化硅、碳化硅或其组合之类的材料组成。

在实施例中，一种半导体结构，所述半导体结构包括半导体鳍部，所述半导体鳍部被布置在衬底之上并且具有一长度。交替的源极区/漏极区和沟道区沿半导体鳍部的长度被布置，每一个源极区/漏极区都具有被布置在半导体鳍部之上的相关联的沟槽接触部，每一个沟道区都具有被布置在半导体鳍部之上的相关联的栅极结构。半导体结构还包括多个栅极边缘隔离结构。相邻的沟槽接触部和栅极结构被多个栅极边缘隔离结构中的一个栅极边缘隔离结构分隔开。沟槽接触部局部互连件被布置在沟槽接触部中的一个沟槽接触部之上并且被布置在多个栅极边缘隔离结构中的栅极边缘隔离结构对之间。

在一个实施例中，半导体结构还包括被布置在沟槽接触部局部互连件上的电介质帽状件，所述电介质帽状件被布置在多个栅极边缘隔离结构中的所述栅极边缘隔离结构对之间。

在一个实施例中，每一个栅极结构都包括高-k栅极电介质层和金属栅极电极。

在一个实施例中，多个栅极边缘隔离结构中的每一个栅极边缘隔离结 构都由诸如，但不限于，氧化硅、氮化硅、碳化硅或其组合之类的材料组成。

在实施例中，一种制造半导体结构的方法，所述方法包括在衬底之上形成平行的第一半导体鳍部和第二半导体鳍部。所述方法还包括形成与第一半导体鳍部和第二半导体鳍部中的每一个半导体鳍部的侧壁相邻的虚设间隔体。第一半导体鳍部的虚设间隔体与第二半导体鳍部的虚设间隔体不连续。所述方法还包括在第一半导体鳍部的虚设间隔体与第二半导体鳍部的虚设间隔体之间形成隔离结构。方法还包括去除虚设间隔体。方法还包括在第一半导体鳍部之上形成替代的第一栅极结构，以及在第二半导体鳍部之上形成替代的第二栅极结构，其中，第一栅极结构和第二栅极结构与隔离结构直接相邻，并被隔离结构彼此分隔开。

在一个实施例中，方法还包括在第一半导体鳍部之上形成第一沟槽接触部队以及在第二半导体鳍部之上形成第二沟槽接触部对。第一沟槽接触部对和第二对沟槽接触部队与隔离结构直接相邻，并被隔离结构彼此分隔开。

在一个实施例中，方法还包括在形成隔离结构之后并且在去除虚设间隔体之前，使得第一半导体鳍部和第二半导体鳍部凹陷。

在一个实施例中，形成虚设间隔体包括形成并蚀刻多晶硅层。

在一个实施例中，形成隔离结构包括沉积并平坦化诸如，但不限于，氧化硅、氮化硅、碳化硅或其组合之类的材料。

在一个实施例中，形成替代的第一栅极结构和替代的第二栅极结构中的一个或两者包括形成高-k电介质层和金属栅极电极。

在一个实施例中，方法还包括形成在替代的第一栅极结构和替代的第二栅极结构之上形成电耦合替代的第一栅极结构和替代的第二栅极结构的局部互连件。