缩放布局设计中将虚栅极接地的制作方法
【专利摘要】一种半导体器件包括栅极(210)和毗邻于该栅极的第一有源触点(220)。此类器件进一步包括被电耦合至第一有源触点的第一堆叠式触点(1310)，第一堆叠式触点在侧壁上包括将第一堆叠式触点与栅极电隔离的第一隔离层(1200)。该器件还包括被电耦合至栅极并落在第一堆叠式触点上的第一通孔(2000)。第一通孔将第一堆叠式触点和第一有源触点耦合至栅极以使该栅极接地。
【专利说明】
缩放布局设计中将虚栅极接地[0001]相关申请的交叉引用[0002]本申请主张以Stanley Seungchul Song等人的名义于2014年2月14日提交的美国 临时专利申请号61/940,011的权益，该临时专利申请的公开内容通过引用被整体明确纳入 于此。[00〇3] 背景[0004]领域[0005]本公开的诸方面涉及半导体器件，尤其涉及在集成电路内在缩放布局设计中将栅 极电接地。
【背景技术】
[0006]互连层通常被用于在集成电路上将不同器件连接在一起。随着集成电路变得更加复杂，需要更多的互连层来提供器件之间的电连接。此外，随着器件几何尺寸变得更小，连接到器件本身变得更加困难。[00〇7] 概述
[0008]根据本公开的一方面的一种半导体器件包括栅极和毗邻于该栅极的第一有源触点。这样的器件进一步包括被电耦合至第一有源触点的第一堆叠式触点，第一堆叠式触点在侧壁上包括将第一堆叠式触点与栅极电隔离的第一隔离层。该器件还包括被电耦合至栅极并落在第一堆叠式触点上的第一通孔。第一通孔将第一堆叠式触点和第一有源触点电耦合至栅极以使栅极接地。
[0009]根据本公开的另一方面的一种半导体器件包括栅极和毗邻于该栅极的第一有源触点。该器件还包括被电耦合至栅极和第一有源触点且部分地与栅极和第一有源触点交叠的扩展堆叠式触点。扩展堆叠式触点与相邻的堆叠式触点自对齐以将扩展堆叠式触点与相邻堆叠式触点电隔离。
[0010]根据本公开的另一方面的一种半导体器件包括栅极和毗邻于该栅极的第一有源触点。该器件还包括用于电耦合至第一有源触点的装置，该装置包括用于将电耦合装置与栅极隔离的装置。该器件还包括被电耦合至栅极并落在电耦合装置上的第一通孔。第一通孔将电耦合装置和第一有源触点电耦合至栅极以使栅极接地。
[0011]根据本公开的另一方面的一种半导体器件包括栅极和毗邻于该栅极的第一有源触点。该器件还包括用于电耦合至栅极和第一有源触点并部分地与栅极和第一有源触点交叠的装置。该耦合装置与相邻的堆叠式触点自对齐以将该耦合装置与相邻的堆叠式触点电隔离。
[0012]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
[0013]附图简述
[0014]为了更全面地理解本公开，现在结合附图参阅以下描述。
[0015]图1解说了包括中部制程互连层的集成电路器件的侧视图。
[0016]图2解说了在中部制程互连层内包括第一栅极结扎方案的半导体器件的俯视图。
[0017]图3解说了在中部制程互连层内包括第二栅极结扎方案的半导体器件的俯视图。
[0018]图4解说了根据本公开的一个方面的半导体器件的侧视图，以便示出栅极触点的形成以在中部制程互连层内提供栅极结扎方案。
[0019]图5解说了根据本公开的一个方面的图4的半导体器件的侧视图，以便示出栅极触点的形成以在中部制程互连层内提供栅极结扎方案。
[0020]图6解说了根据本公开的一个方面的图5的半导体器件的侧视图，以便示出栅极触点的形成以在中部制程互连层内提供栅极结扎方案。
[0021]图7解说了根据本公开的一个方面的图6的半导体器件的侧视图，以便示出栅极触点的形成以在中部制程互连层内提供栅极结扎方案。
[0022]图8解说了根据本公开的一个方面的图7的半导体器件的侧视图，以便示出栅极触点的形成以在中部制程互连层内提供栅极结扎方案。
[0023]图9解说了根据本公开的一个方面的包括栅极触点的图8的半导体器件的侧视图， 以便在中部制程互连层内提供栅极结扎方案。
[0024]图10解说了根据本公开的一个方面的图9的半导体器件的侧视图，以便示出堆叠式触点的形成以在中部制程互连层内提供栅极结扎方案。
[0025]图11解说了根据本公开的一个方面的图10的半导体器件的侧视图，以便示出堆叠式触点的形成以在中部制程互连层内提供栅极结扎方案。
[0026]图12解说了根据本公开的一个方面的图11的半导体器件的侧视图，以便示出堆叠式触点的形成以在中部制程互连层内提供栅极结扎方案。
[0027]图13解说了根据本公开的一个方面的图12的半导体器件的侧视图，以便示出堆叠式触点的形成以在中部制程互连层内提供栅极结扎方案。
[0028]图14解说了根据本公开的一个方面的图13的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的堆叠式触点的形成。
[0029]图15解说了根据本公开的一个方面的图14的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的堆叠式触点的形成。
[0030]图16解说了根据本公开的一个方面的图15的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的堆叠式触点的形成。
[0031]图17解说了根据本公开的一个方面的图16的半导体器件的侧视图，以便在中部制程互连层内提供栅极结扎方案的堆叠式触点。
[0032]图18解说了根据本公开的一个方面的图17的半导体器件的侧视图，以便示出通孔的形成以在中部制程互连层内提供栅极结扎方案。
[0033]图19解说了根据本公开的一个方面的图18的半导体器件的侧视图，以便示出通孔的形成以在中部制程互连层内提供栅极结扎方案。
[0034]图20解说了根据本公开的一个方面的图19的半导体器件的侧视图，以便示出通孔的形成以在中部制程互连层内提供栅极结扎方案。
[0035]图21解说了根据本公开的一个方面的图20的半导体器件的侧视图以便示出通孔， 以在中部制程互连层内提供栅极结扎方案。
[0036]图22A-22B解说了根据本公开的一个方面的半导体器件的截面图和俯视图，该半导体器件在中部制程互连层内包括栅极结扎方案以将虚栅极电接地。[〇〇37]图23A-23B解说了根据本公开的另一方面的半导体器件的截面图和俯视图，该半导体器件在中部制程互连层内包括栅极结扎方案以将虚栅极电接地。
[0038]图24是解说根据本公开的一个方面的虚栅极的电接地的过程流程图。
[0039]图25是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。
[0040]图26是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。[0041 ] 详细描述
[0042]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。 [〇〇43]半导体制造工艺通常被分为三个部分:前端制程(FE0L)、中部制程(M0L)和后端制程(BE0L)。前端制程工艺包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的日益挑战部分，特别是对于光刻图案化而言。后端制程包括形成互连和电介质层用于耦合至 FE0L器件。这些互连可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造。[〇〇44]更近期来，用于电路系统的互连级的数量已经因如今在现代微处理器中被互连的大量晶体管而显著增加。用于支持增加数量的晶体管的互连级的增加数量涉及更错综复杂的中部制程工艺以执行栅极和端子触点形成。[〇〇45]如本文所述，中部制程互连层可指代用于将第一导电层(例如，金属1(M1))连接至集成电路的氧化物扩散(0D)层以及用于将Ml连接至该集成电路的有源器件的导电互连。用于将Ml连接至集成电路的0D层的中部制程互连层可被称为“MD1”和“MD2”。用于将Ml连接至集成电路的多晶硅(导电的)栅极的中部制程互连层可被称为“MP”。[〇〇46]在一些电路(诸如静电放电(ESD)或高速器件)中，被称为“虚栅极”的额外栅极被用于控制该器件。为了防止任何浮动偏置电压激活器件，虚栅极可以被电耦合(束缚)至地。 该虚栅极可被束缚至相邻的FET器件的源极，这被称为“虚栅极结扎方案”。
[0047]将虚栅极耦合至地的另一种方式是终接有源区中虚栅极所在的一侧，这防止了虚栅极形成漏极触点。这被称为“扩散中断(diffus1n break)法”。扩散中断方法通常使用两个虚栅极，在被中断的有源区的每一侧上有一个虚栅极。[〇〇48]本公开的一个方面通过将栅极触点(例如，金属至多晶硅(MP))合并至接触相邻器件中的源极触点的第一堆叠式触点(例如，金属至扩散(MD)触点)，从而允许有源触点和虚栅极之间的小的且可缩放的设计规则间隔。通过合并这两个触点，当设计规则按比例缩小时，其他相邻MD1有源触点不受影响。然而，在相关现有技术方案中，栅极和虚栅极触点的交叠与至其他相邻MD1有源触点的窄间隔交叠，并导致了难以制造或使用更大的布局面积来在栅极之间提供间隔。
[0049]图1示出解说了根据本公开的一个方面的集成电路(1C)器件100的横截面视图，其中在中部制程(M0L)互连层110内执行导电层布线。该1C器件100包括具有浅沟槽隔离(STI) 区(例如，隔离层104)的半导体基板(例如，硅晶片)102。在STI区和基板102内是有源区，其中形成了具有源极区、漏极区和栅极区(例如，导电栅极106)的有源器件。
[0050]在图1中，第一M0L互连层110包括一组通常被称为金属扩散(MD1)触点的有源(氧化物扩散(0D))触点，示为MD1 112-1、112-2、112，3、112-4和112-5(统称为或一般被称为 MD1 112) JD1有源触点112采用基板102技术制造。有源触点112可被耦合至有源器件(例如，源极和漏极区)。在该配置中，可执行导电层的布线以将虚栅极接地至有源触点112中的一个有源触点。第一 M0L导电层可由钨或其他类似导电材料构成。
[0051]图2解说了在中部制程互连层内包括第一栅极结扎方案的半导体电路的俯视图。 代表性地，导电栅极106与例如MD1有源触点112-2和MD1有源触点112-3交织。图2中的配置有时被称为连续〇D(CN0D)方案。在一些电路中，使用栅极触点200 (例如，金属至多晶硅 (MP))，导电栅极106中的一个导电栅极被连接成在本文中可被称为虚栅极210的栅极。在小几何尺寸电路系统中，距离202被设计成处于或接近设计几何尺寸约束的限制。在这种安排中，栅极触点200和MD1有源触点112-3之间的距离204可能不足以防止短路。具体地，当栅极之间的间距变小时，存在栅极触点200将电连接到不只MD1有源触点112的增加的风险。例如，当距离204太小时，栅极触点200可能连接到MD1有源触点112-2和MD1 112-3有源触点两者。[〇〇52]图3解说了在中部制程互连层内包括第二栅极结扎方案的半导体电路的俯视图。 在这种安排中，提供了扩散中断(非连续0D)方案，在该方案中0D在相邻器件间被中断或断开。这允许栅极触点200和MD1有源触点112之间有点不对齐。然而图3中所示的方法使用被添加到器件的附加栅极300,这由于器件间的附加间隔304而增加了距离302。距离302限制了每单位面积的器件数量，对于某些应用来说这可能是不合乎期望的或不可行的。[〇〇53]图4-21解说了根据本公开的各方面的示例性工艺的截面图，该示例性工艺在中部制程互连层内提供栅极结扎方案以便将虚栅极电接地。尽管描述了虚栅极，但功能栅极可代替。[〇〇54]图4解说了根据本公开的一个方面的半导体器件的侧视图，以便示出栅极触点810 (图9)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，第一有源触点220(例如，MD1 112)被示为伴有虚栅极210作为邻居。硬掩模400被形成在隔离层104的表面上。另夕卜，光阻层402被形成在硬掩模400上。然后光阻层402根据图案404被图案化。
[0055]图5解说了根据本公开的一方面的图4的半导体器件的侧视图，以便示出栅极触点 810(图9)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，示出了硬掩模400的蚀刻500。此蚀刻暴露了虚栅极210以及第一有源触点220的一部分。执行硬掩模400的蚀刻以使得能够形成栅极触点810,如图9中所示。在本公开的另一方面，在不具有栅极触点810 的情况下，通孔可直接落在虚栅极210上。
[0056]图6解说了根据本公开的一个方面的图5的半导体器件的侧视图，以便示出栅极触点810(图9)的形成以在中部制程互连层内提供栅极结扎方案。该安排解说了光阻层402的移除。一旦被移除，内衬材料就被沉积在硬掩模400上以形成内衬600，内衬600可以是自对齐内衬。在该配置中，内衬600被布置在硬掩模400上以及暴露了虚栅极210的开口内。内衬 600可确保不存在与和虚栅极210相邻的第一有源触点220的电接触。
[0057]图7解说了根据本公开的一个方面的图6的半导体器件的侧视图，以便示出栅极触点810(图9)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，蚀刻700从硬掩模 400移除了内衬600。蚀刻700可以是各向同性蚀刻，就这一点而言内衬600保留在暴露了虚栅极210的开口内，以便为暴露了虚栅极210的开口提供间隔物。在该安排中，内衬600提供了间隔物以使得在中部制程互连层处虚栅极210能够接地至第一有源触点220。
[0058]图8解说了根据本公开的一个方面的图7的半导体器件的侧视图，以便示出栅极触点810(图9)的形成以在中部制程互连层内提供栅极结扎方案。在该安排中，导电材料被沉积在硬掩模400上以及暴露了虚栅极210的开口内，以便形成导电层800。该导电层800可以是钨、铜或另一导电材料，被耦合至硬掩模400、内衬600和虚栅极210。
[0059]图9解说了根据本公开的一个方面的包括栅极触点810的图8的半导体器件的侧视图，以便在中部制程互连层内提供栅极结扎方案。代表性地，执行蚀刻900以移除导电层 800。另外，该蚀刻900可将隔离层104的表面902与导电层800平坦化。在该配置中，蚀刻形成了与第一有源触点220自对齐的栅极触点810。在该配置中，内衬600在栅极触点810的相对侧壁上。可通过使用化学机械平坦化(CMP)来执行蚀刻。
[0060]图10解说了根据本公开的一个方面的图9的半导体器件的侧视图，以便示出第一堆叠式触点1310(图14)的形成以在中部制程互连层内提供栅极结扎方案。在该安排中，硬掩模1000被形成在隔离层104的表面902上。另外，电介质层1002被沉积在硬掩模1000上。
[0061]图11解说了根据本公开的一个方面的图10的半导体器件的侧视图，以便示出第一堆叠式触点1310(图14)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，电介质层1002被图案化以定义第一堆叠式触点1310(图14)。具体地，随后执行蚀刻以选择性地移除电介质层1002和硬掩模1000,从而形成开口 1100。开口 1100在隔离层104的表面902处暴露了第一有源触点220。在该配置中，开口 1100偏离第一有源触点220。内衬600在处理中提供了一些灵活性和一些不对齐，使得虚栅极210和第一有源触点220之间的电耦合可被避免，如果期望的话。
[0062]图12解说了根据本公开的一个方面的图11的半导体器件的侧视图，以便示出第一堆叠式触点1310(图14)的形成以在中部制程互连层内提供栅极结扎方案。在该安排中，内衬1200被沉积在电介质层上以及开口 1100内，以提供堆叠式触点开口 1202。内衬1200可以是相对于电介质层1002的自对齐内衬。在该安排中，第一堆叠式触点1310的内衬1200可被自对齐至内衬600和/或栅极触点810。在本公开的另一方面，栅极触点810被除去以允许落在虚栅极210和有源触点220上的通孔。
[0063]图13解说了根据本公开的一个方面的图12的半导体器件的侧视图，以便示出第一堆叠式触点1310(图14)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，执行电介质层1002上的内衬1200的蚀刻。一旦完成，导电材料1300就被沉积在电介质层1002上以及堆叠式触点开口 1202内。在该配置中，内衬1200与栅极触点810的至少一条边自对齐。结果，若期望，则内衬1200提供了第一有源触点220和虚栅极210之间的附加的电绝缘。
[0064]图14解说了根据本公开的一个方面的图13的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的第一堆叠式触点1310的形成。在该安排中，执行蚀刻1400 以选择性地从电介质层1002的表面1402移除导电材料1300。蚀刻1400可以是化学机械平坦化(CMP)。蚀刻1400还可以将表面1402与导电材料1300的表面平坦化，以形成第一堆叠式触点1310。在该配置中，内衬1200在第一堆叠式触点1310的侧壁上，且与栅极触点810的内衬的至少一条边自对齐。
[0065]图15解说了根据本公开的一个方面的图14的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的第一堆叠式触点1310的形成。代表性地，第一堆叠式触点的蚀刻1500被执行。在该配置中，蚀刻1500使导电材料1300和第一堆叠式触点1310的内衬 1200的水平面凹陷离开电介质层1002的表面1402。
[0066]图16解说了根据本公开的一个方面的图15的半导体器件的侧视图，以便示出在中部制程互连层内栅极结扎方案的第一堆叠式触点1310的形成。代表性地，在电介质层1002 的表面1402上形成了内衬1600。内衬1600也被形成在导电材料1300和内衬1200的凹陷部分上。在该安排中，内衬1600在第一堆叠式触点1310上提供凹进间隔物层。
[0067]图17解说了根据本公开的一个方面的图16的半导体器件的侧视图，以便在中部制程互连层内提供栅极结扎方案的第一堆叠式触点1310。在该安排中，执行内衬1600的蚀刻 1700以暴露表面1702。表面1702可以处于与电介质层1002的表面1402相同的同一水平面上，但若期望也可以处于电介质层1002内的不同的水平面。在该配置中，第一堆叠式触点 1310包括内衬1600以提供盖层或其他类似保护层。
[0068]图18解说了根据本公开的一个方面的图17的半导体器件的侧视图，以便示出通孔 2000(图20)的形成以在中部制程互连层内提供栅极结扎方案。代表性地，示出了电介质层 1002的附加生长。电介质层1002的蚀刻也被执行。在蚀刻电介质层1002时所使用的图案可被自对齐到用于形成开口 11 〇〇的蚀刻，包括内衬1200 (作为间隔物)和导电材料1300。用于形成第一开口 1800的对电介质层1002和硬掩模1000的蚀刻暴露了栅极触点810,并且若期望，可暴露内衬1600的一部分。在另一配置中，当去除栅极触点时，蚀刻可暴露虚栅极210以允许通孔2000直接落在虚栅极210上。
[0069]图19解说了根据本公开的一个方面的图18的半导体器件的侧视图，以便示出通孔 2000的形成以在中部制程互连层内提供栅极结扎方案。在该安排中，蚀刻移除了电介质层 1002的额外一部分以及内衬1600的一部分以形成第一开口 1800。后续蚀刻形成了暴露第一堆叠式触点1310的第二开口 1900。如所注意到的，该后续蚀刻可被执行以直接暴露虚栅极 210〇
[0070]图20解说了根据本公开的一个方面的图19的半导体器件的侧视图，以便示出通孔 2000的形成以在中部制程互连层内提供栅极结扎方案。在该安排中，通过用导电材料填充第一开口 1800和第二开口 1900来形成通孔2000。导电材料被沉积在第一堆叠式触点1310和栅极触点810上以形成通孔2000。通过用通孔2000将第一堆叠式触点1310和栅极触点810结合在一起，这将第一有源触点220和虚栅极210电耦合。在另一配置中，在不具有栅极触点 810的情况下(S卩，不提供栅极触点)，通孔2000通过落在第一堆叠式触点1310和虚栅极210 两者上而将第一有源触点220和虚栅极210电耦合。
[0071]图21解说了根据本公开的一个方面的图20的半导体器件的侧视图，以便示出通孔 2000以在中部制程互连层内提供栅极结扎方案。代表性地，执行覆盖层2100在通孔2000和电介质层1002的表面上的沉积。如期望，蚀刻可在移除内衬1600之前停止，这将使第一有源触点220和虚栅极210电隔离。[〇〇72]本公开的一个方面通过将栅极触点810(例如，金属至多晶硅(MP))合并至接触相邻器件的第一堆叠式触点1310 (例如，金属至扩散(MD)触点)，从而允许MD1有源触点112和虚栅极210之间的小的且可缩放的设计规则间隔。通过合并这两个触点，当设计规则按比例缩小时，其他相邻的MD1有源触点112不受影响。然而，在相关现有技术方案中，栅极和虚栅极触点的交叠与至其他相邻的MD1有源触点112的窄间隔交叠，并导致了难以制造或使用更大的布局面积来在栅极之间提供间隔。
[0073]图22A-23B解说了根据本公开的各方面的半导体器件的截面图，该半导体器件在中部制程互连层内提供栅极结扎方案以将虚栅极电接地。[〇〇74]图22A-23B解说了包括栅极结扎方案以将虚栅极210电接地的半导体器件的截面图和俯视图。如图22A中所示，通孔2200耦合至导电栅极106,并允许至通孔2200的外部或互连耦合由于第二堆叠式触点1320的表面上的内衬1600,通孔2200与第二堆叠式触点1320电隔离。由于通孔2200被自对齐至内衬1600和第二堆叠式触点1320，因此通孔2200还与MD1有源触点112-4隔离。第二堆叠式触点1320的侧壁上的内衬1200还使通孔2200与第二堆叠式触点1320电隔离，如图22B的俯视图所示。[〇〇75] 再次参照图22A，另一通孔2202经由第三堆叠式触点1330耦合至MD1有源触点112-3。由于通孔2202被自对齐至第三堆叠式触点1330，因此通孔2202与其他连接电隔离。通过将第一堆叠式触点1310的一部分耦合至虚栅极210的栅极触点810,通孔2000将第一有源触点220耦合至虚栅极210，如图4-21中所描述的。[〇〇76] 在本公开的另一方面，通孔2000可在内衬1600的蚀刻之前被形成。内衬1600还可将第一有源触点220与虚栅极210的栅极触点810电隔离。由于另一 MD1 112有源触点可以被放置为虚栅极210的另一邻居，因此有可能将虚栅极210连接至第一有源触点220，同时将虚栅极210与另一相邻有源触点220隔离。在该安排中，通孔2000与相邻有源触点220自对齐。 [〇〇77]图23A-23B解说了根据本公开的另一方面的半导体器件的截面图和俯视图，该半导体器件在中部制程互连层内包括栅极结扎方案以将虚栅极210电接地。如图23A所示，通孔2200和通孔2202类似于图22A和22B中所描述的那些通孔。然而，一扩展堆叠式触点2300 可将第一有源触点220耦合至栅极触点810以将虚栅极210电接地。由于该扩展堆叠式触点 2300是使用与毗邻的堆叠式触点2302相同的掩模形成的，该扩展堆叠式触点2300与该毗邻的堆叠式触点2302电隔离。这允许第一有源触点220和虚栅极210在器件内不同互连水平上的连接。此外，由于扩展堆叠式触点2300和毗邻的堆叠式触点2302是自隔离的，因此可使用严格的设计规则来形成扩展堆叠式触点2300。在常规制程窗口中，扩展堆叠式触点2300往往不会连接至虚栅极210的栅极触点810。[〇〇78]图24是解说用于将器件有源区中的栅极接地的方法2400的过程流程图。在框2402 中，形成毗邻于栅极的第一有源触点。例如，如图4至6示出的，第一有源触点220峨邻于虚栅极210。在框2404中，形成电耦合至第一有源触点的第一堆叠式触点。例如，如图13至15示出的，第一堆叠式触点1310被耦合至第一有源触点220。在框2406中，第一隔离层被沉积在第一堆叠式触点的侧壁上且自对齐至栅极以至少部分地与第一有源触点交叠。电隔离可由位于第一堆叠式触点1310的侧壁上的内衬1200提供。
[0079]根据本公开的进一步的方面，描述了一种半导体器件。该器件包括栅极和毗邻于该栅极的第一有源触点。该器件还包括用于电耦合至第一有源触点的装置，该装置包括用于将电耦合装置与栅极隔离的装置该耦合装置可以是图21中示出的通孔2000。该器件还包括电耦合至栅极且落在电耦合装置上以将电耦合装置和第一有源触点电耦合至栅极以使该栅极接地的第一通孔。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
[0080]根据本公开的进一步的方面，描述了具有耦合至器件有源区中的相邻触点的栅极的器件。该器件包括栅极和毗邻于该栅极的第一有源触点。该器件还包括用于电耦合至栅极和第一有源触点并至少部分地与栅极和第一有源触点交叠的装置。该耦合装置与相邻堆叠式触点自对齐以将耦合装置与该相邻堆叠式触点电隔离。该装置可以是如图23示出的扩展堆叠式触点2300。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
[0081]本公开的进一步方面，描述了在器件有源区中具有被电接地的栅极的器件。在一种配置中，该器件包括用于将第一堆叠式触点的一部分和第一栅极触点电耦合同时保持与第一堆叠式触点的其它部分电隔离的装置。该装置可以是图21中示出的通孔2000。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
[0082]根据本公开的进一步的方面，描述了具有耦合至器件有源区中的相邻触点的栅极的器件。该器件包括用于至少部分地与第二触点的所选部分和第一触点的所选部分交叠的装置，该装置自对齐至第一触点且在该装置中自隔离。该装置可以是如图23示出的扩展堆叠式触点2300。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。[〇〇83]图25是示出其中可有利地采用本公开的一方面的示例性无线通信系统2500的框图。出于解说目的，图25示出了三个远程单元2520、2530和2550以及两个基站2540。将认识至IJ，无线通信系统可具有远多于此的远程单元和基站。远程单元2520、2530和2550包括1C器件2525A、2525C和2525B，这些1C器件包括所公开的器件。将认识到，其他器件也可包括所公开的器件，诸如基站、交换设备、和网络装备。图25示出了从基站2540到远程单元2520、2530 和2550的前向链路信号2580,以及从远程单元2520、2530和2550到基站2540的反向链路信号2590。[〇〇84] 在图25中，远程单元2520被示为移动电话，远程单元2530被示为便携式计算机，而远程单元2550被示为无线本地环路系统中的固定位置远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用 GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装置)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图25 解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面可以合适地在包括所公开的器件的许多设备中使用。
[0085]图26是解说用于半导体组件(诸如以上公开的器件)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站2600包括硬盘2601，该硬盘2601包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站2600还包括促成对电路2610或半导体组件2612(诸如根据本公开的一方面的器件)的设计的显示器2602。提供存储介质2604以用于有形地存储电路2610或半导体组件2612的设计。电路2610或半导体组件2612的设计可以用文件格式(诸如⑶SII或GERBER)存储在存储介质2604上。存储介质2604可以是⑶-ROM、 DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站2600包括用于从存储介质2604接受输入或者将输出写到存储介质2604的驱动装置2603。
[0086]存储介质2604上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质2604上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路2610或半导体组件2612的设计。
[0087]对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。
[0088]如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质;如本文中所使用的盘(disk)和碟(disc)包括压缩碟 (CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
[0089]除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
[0090]尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒， 则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的， 根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
[0091]技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
[0092]结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或者任何其他此类配置。
[0093]结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM、闪存、ROM、EPROM、EEPR0M、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。替换地，处理器和存储介质可作为分立组件驻留在用户终端中。
[0094]在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、R0M、EEPR0M、 CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、 光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web 网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、 无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘 (disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
[0095]提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。
【主权项】
1.一种半导体器件，包括:栅极；毗邻于所述栅极的第一有源触点；第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点并在侧壁上包括 将所述第一堆叠式触点与所述栅极电隔离的第一隔离层；以及第一通孔，所述第一通孔被电耦合至所述栅极并落在所述第一堆叠式触点上以将所述 第一堆叠式触点和所述第一有源触点电耦合至所述栅极以使所述栅极接地。2.如权利要求1所述的器件，其特征在于，进一步包括:所述栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层， 所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。3.如权利要求1所述的器件，其特征在于，进一步包括:毗邻于所述栅极的第二有源触点；以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二 有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。4.如权利要求3所述的器件，其特征在于，所述第一通孔和所述相邻的堆叠式触点自对齐。5.如权利要求1所述的器件，其特征在于，进一步包括:有源栅极；毗邻于所述有源栅极的第二有源触点；第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括 将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层；以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。6.如权利要求1所述的器件，其特征在于，所述栅极是虚栅极。7.如权利要求1所述的器件，其特征在于，所述器件被集成到移动电话、机顶盒、音乐播 放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数 据单元、和/或位置固定的数据单元中。8.—种半导体器件，包括:栅极；毗邻于所述栅极的第一有源触点；以及电耦合至所述栅极和所述第一有源触点且至少部分地与所述栅极和所述第一有源触 点交叠的扩展堆叠式触点，所述扩展堆叠式触点和相邻的堆叠式触点自对齐以将所述扩展 堆叠式触点与所述相邻的堆叠式触点电隔离。9.如权利要求8所述的器件，其特征在于，进一步包括:耦合在所述扩展堆叠式触点和所述栅极之间的栅极触点。10.如权利要求8所述的器件，其特征在于，进一步包括:有源栅极；毗邻于所述有源栅极的第二有源触点；第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层；以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的通孔。11.如权利要求8所述的器件，其特征在于，所述栅极是虚栅极。12.如权利要求8所述的器件，其特征在于，所述器件被集成到移动电话、机顶盒、音乐 播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式 数据单元、和/或位置固定的数据单元中。13.—种用于在器件有源区中将栅极电接地的方法，包括:形成毗邻于所述栅极的第一有源触点；形成电耦合至所述第一有源触点的第一堆叠式触点；以及在所述第一堆叠式触点的侧壁上沉积第一隔离层并且所述第一隔离层自对齐至所述 栅极，以至少部分地与所述第一有源触点交叠。14.如权利要求13所述的方法，其特征在于，所述第一隔离层的交叠部分被安排成将所 述第一堆叠式触点与所述栅极电隔离，所述方法进一步包括形成第一通孔，所述第一通孔 落在所述栅极上并落在所述第一堆叠式触点的一部分上以将所述第一堆叠式触点的所述 一部分电耦合至所述栅极同时保持与所述第一堆叠式触点的其他部分电隔离。15.如权利要求14所述的方法，其特征在于，进一步包括:在所述栅极上形成栅极触点；在所述栅极触点的侧壁上沉积所述第一隔离层，所述栅极触点自对齐到所述第一有源 触点且和所述第一堆叠式触点自对齐，其中所述第一堆叠式的交叠部分通过所述第一隔离 层与所述栅极触点电隔离，所述第一通孔落在所述第一栅极触点上且与所述第一堆叠式触 点的其他部分电隔离；以及在所述第一堆叠式触点的表面的一部分上沉积第二隔离层。16.如权利要求13所述的方法，其特征在于，所述第一堆叠式触点的交叠部分被电耦合 至所述栅极的一部分，所述第一堆叠式触点和相邻的堆叠式触点自对齐以将所述相邻的堆 叠式触点与所述第一堆叠式触点电隔离。17.如权利要求16所述的方法，其特征在于，进一步包括:在所述栅极上形成栅极触点；在所述栅极触点的侧壁上沉积所述第一隔离层，所述栅极触点自对齐至所述第一有源 触点；以及在所述第一堆叠式触点的表面的一部分上沉积第二隔离层。18.如权利要求13所述的方法，其特征在于，所述栅极是虚栅极。19.如权利要求13所述的方法，其特征在于，所述器件活跃区被集成到移动电话、机顶 盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单 元、便携式数据单元、和/或位置固定的数据单元中。20.—种半导体器件，包括:栅极；毗邻于所述栅极的第一有源触点；用于电耦合至所述第一有源触点的装置，该装置包括用于将所述电耦合装置与所述栅 极隔离的装置；以及电耦合至所述栅极且落在所述电耦合装置上以将所述电耦合装置和所述第一有源触 点电耦合至所述栅极以使所述栅极接地的第一通孔。21.如权利要求20所述的器件，其特征在于，进一步包括:所述栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层， 所述栅极触点被自对齐到所述第一有源触点以及和所述耦合装置自对齐。22.如权利要求21所述的器件，其特征在于，进一步包括:毗邻于所述栅极的第二有源触点；以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二 有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。23.如权利要求22所述的器件，其特征在于，所述第一通孔和所述相邻的堆叠式触点自对齐。24.如权利要求20所述的器件，其特征在于，进一步包括:有源栅极；毗邻于所述有源栅极的第二有源触点；堆叠式触点，所述堆叠式触点电耦合至所述第二有源触点并且在侧壁上包括将所述堆 叠式触点与所述有源栅极电隔离的第二隔离层；以及电耦合至所述有源栅极且和所述堆叠式触点自对齐的第二通孔。25.如权利要求20所述的器件，其特征在于，所述栅极是虚栅极。26.如权利要求25所述的器件，其特征在于，所述器件被集成到移动电话、机顶盒、音乐 播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式 数据单元、和/或位置固定的数据单元中。
【文档编号】H01L23/522GK105981157SQ201580008258
【公开日】2016年9月28日
【申请日】2015年1月8日
【发明人】S·S·宋, Z·王, O·翁, K·利姆, J·J·朱, X·陈, F·万, R·G·斯特凡尼, C·F·耶普
【申请人】高通股份有限公司