一种3d周围栅极mos管的制备方法
【专利摘要】本发明提供一种3D周围栅极MOS管的制备方法，包括步骤：在硅衬底上形成被浅沟槽隔离结构隔离的N型阱与P型阱；分别在N阱区之上以及P阱区之上进行硅纳米线生长，以分别形成NPN纳米线和PNP纳米线；继续沉积氧化隔离层并进行平坦化处理后，去掉位于中间部分的氧化隔离层；依次进行栅氧化层和多晶硅的沉积，并刻蚀掉位于NPN纳米线与PNP纳米线之间的多晶硅后，沉积氧化隔离层；去除部分氧化隔离层，以将覆盖在NPN纳米线与PNP纳米线之上的部分多晶硅予以暴露，并将暴露的多晶硅予以去除；再次沉积氧化隔离层后，进行源极、漏极以及栅极的制备，以形成MOS管。该方法操作简便，提高了栅极对沟道的控制能力并改善了器件性能。
【专利说明】
一种3D周围栅极MOS管的制备方法
技术领域
[0001]本发明涉及晶体管领域，尤其涉及一种3D(三维)周围栅极MOS管的制备方法。
【背景技术】
[0002]随着半导体工艺制程技术的发展，集成电路集成度越来越高，MOS晶体管结构尺寸越来越小，栅极(gate)对沟道控制能力也逐渐下降。为了提高栅极对沟道的控制能力，近年来逐渐出现了周围栅极MOS晶体管。通过采用周围栅极(gate all around)的结构，实现对沟道控制能力增强。
[0003]在现有技术中，一般是在S0I(Silicon-0n-1nsulator，绝缘衬底上的娃)衬底上生长SiGe牺牲层，然后采用Ge浓缩技术，形成SiGe模板层，然后再外延SiGe/Si/SiGe结构，利用光刻工艺实现Si有源区的空气桥结构，从而制备出平面周围栅极MOS晶体管。但是该技术需要制备出晶格匹配的SiGe作为牺牲层，外延工艺比较复杂。所以，提供一种操作便捷的MOS管的制备方法，成为目前亟待解决的问题。
【发明内容】
[0004]鉴于上述问题，本申请记载了一种3D周围栅极MOS管的制备方法，所述方法包括步骤:
[0005]SI，在硅衬底上形成一 N型阱、一 P型阱以及一浅沟隔离，所述浅沟隔离将所述N型阱与所述P型阱隔离；
[0006]S2，分别在NMOS硅纳米线生长位置处以及PMOS硅纳米线生长位置处进行硅纳米线生长；
[0007]S3，沉积氧化隔离层并进行处理后，对所述MOS管的顶部进行平坦化处理；
[0008]S4，去掉NMOS和PMOS中间的所述氧化隔离层；
[0009]S5，依次进行栅氧化层和多晶硅的沉积后，刻蚀掉位于匪OS和PMOS之间的所述多晶娃；
[0010]S6，继续沉积氧化隔离层后，并将该氧化隔离层刻蚀到栅极的边缘后，去除露出的多晶娃；
[0011]S7，再次沉积一氧化隔离层后，继续源极、漏极以及栅极的制备。
[0012]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，在NMOS硅纳米线生长位置处进行硅纳米线生长的过程包括:
[0013]SOl，在所述硅衬底上沉积所述氧化隔离层，并刻蚀露出所述N型阱的位置；
[0014]S02，沉积金属催化物，对所述金属催化物进行刻蚀，保留匪OS硅纳米线生长位置的所述金属催化物；
[0015]S03，依次进行N型、P型和N型硅纳米线生长。
[0016]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，在步骤S03中，第一个N型硅纳米线的厚度在0.05?0.2μπι之间，P型硅纳米线的厚度在0.03?0.3μπι之间，第二个N型硅纳米线厚度在0.1?0.25μπι之间。
[0017]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，在PMOS硅纳米线生长位置处进行硅纳米线生长的过程主要包括步骤:
[0018]Sll，在所述硅衬底上沉积所述氧化隔离层，并刻蚀露出所述P型阱的位置；
[0019]SI 2，沉积金属催化物，对所述金属催化物进行刻蚀，保留PMOS硅纳米线生长位置的所述金属催化物；
[0020]S13，依次进行P型、N型和P型硅纳米线生长。
[0021]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，在步骤S13中，第一个P型硅纳米线的厚度在0.05?0.2μπι之间，N型硅纳米线的厚度在0.03?0.3μπι之间。
[0022]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，利用LPCVD原位掺杂技术进行N型和或P型硅纳米线的生长。
[0023]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，所述金属催化物为Au和/或Ni和/或Ga和/SFe。
[0024]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，所述金属催化物的厚度在10?20nm之间。
[0025]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，对所述金属催化物进行刻蚀后形成一圆柱形结构，所述圆柱形结构的直径在0.02?0.2μπι之间。
[0026]作为一个优选的实施例，上述的3D周围栅极MOS管的制备方法，采用化学机械研磨工艺进行所述平坦化处理。
[0027]上述技术方案具有如下优点或有益效果:本发明提供的3D周围栅极MOS管的制备方法制备出了高性能的3D周围栅极MOS晶体管。该方法操作简便，提高了栅极对沟道的控制能力并改善了器件性能，除此之外还节省了晶圆的表面空间，提高了集成度。
【附图说明】
[0028]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0029]图1为本发明一种3D周围栅极MOS管的制备方法流程示意图一；
[0030]图2为本发明一种3D周围栅极MOS管的制备方法流程示意图二；
[0031]图3Α为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图一；
[0032]图3Β为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图二
[0033]图3C为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图三；
[0034]图3D为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图四；
[0035]图3Ε为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图五；
[0036]图3F为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图六；
[0037]图3G为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图七；
[0038]图3H为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图八；
[0039]图31为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图九；
[0040]图3J为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图十；
[0041 ]图3K为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图1 ；
[0042]图3L为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图十二；
[0043]图3M为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图十三；
[0044]图3N为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图十四；
[0045]图30为本发明一种3D周围栅极MOS管的制备方法的制备过程中的MOS管的结构示意图十五。
【具体实施方式】
[0046]下面结合附图和具体实施例对本发明一种3D周围栅极MOS管的制备方法进行详细说明。
[0047]如图1?30所示，一种3D周围栅极MOS管的制备方法，包括步骤:
[0048]S1:在硅衬底01上形成一 N型阱02、P型阱04以及一浅沟隔离03，所述浅沟隔离03位于N型阱02和P型阱04的之间，以将N型阱02与P型阱04隔离；
[0049]S2:分别在匪OS硅纳米线生长位置处(S卩N型阱02之上)以及PMOS硅纳米线生长位置处(即P型阱04之上)进行硅纳米线生长；
[0050]S3:沉积氧化隔离层I并进行CMP工艺，并将硅纳米线顶部上的氧化隔离层磨平；[0051 ] S4:去掉位于匪OS和PMOS之间(S卩N型阱02之上的硅纳米线与P型阱04之上的硅纳米线之间)的氧化隔离层I;
[0052]S5:进行栅氧化层3(gate oxide)和多晶硅4(poly)沉积，并刻蚀掉匪OS和PMOS之间的多晶娃4;
[0053]S6:沉积氧化隔离层I，并采用CMP工艺将顶部磨平，然后采用刻蚀工艺，将氧化隔离层I刻蚀到栅极的边缘，去掉露出的多晶硅4;
[0054]S7:再次沉积氧化隔离层I，进行源极(source)、漏极(drain)和栅极(gate)的制备，进而形成晶体管。
[0055]进一步来讲，在匪OS硅纳米线生长位置处进行硅纳米线生长的过程主要包括步骤:
[0056]SO1:在硅衬底01上沉积氧化隔离层I，并刻蚀露出N型阱02的位置；
[0057]S02:沉积金属催化物2，对金属催化物2进行刻蚀，保留匪OS硅纳米线生长位置的金属催化物2;
[0058]S03:依次进行N型、P型和N型硅纳米线生长。
[0059]进一步来讲，在PMOS硅纳米线生长位置处进行硅纳米线生长的过程包括步骤:
[0060]Sll:在硅衬底01上沉积氧化隔离层I，并刻蚀露出P型阱04的位置；
[0061 ] S12:沉积金属催化物2，对金属催化物2进行刻蚀，保留PMOS硅纳米线生长位置的金属催化物2;
[0062]S13:依次进行P型、N型和P型硅纳米线生长。
[0063]所以，如图2所示，本实施例提供的3D周围栅极MOS管的制备方法可以包括步骤:
[0064]S1:如图3A所示，在硅衬底01上形成一 N型阱02、P型阱04以及一浅沟隔离03，该浅沟隔离03用于将N型阱02和P型阱04隔离；
[0065]S01:如图3B所示，在硅衬底01上沉积氧化隔离层I，并刻蚀露出N型阱02表面的位置；
[0066]S02:如图3C所示，沉积金属催化物2，并对该金属催化物2进行刻蚀，以保留匪OS硅纳米线生长位置的金属催化物2，进而形成NMOS硅纳米线生长的位置；
[0067]S03:如图3D所示，利用低压化学气相沉积(LPCVD—Low Pressure ChemicalVapor Deposit1n，简称LPCVD)工艺依次进行N型纳米线、P型纳米线和N型娃纳米线(即图中按照从下至上顺序依次叠置于N型阱02之上的结构)生长；
[0068]Sll:如图3E所示，沉积氧化隔离层I，刻蚀并露出P型阱04上表面的区域；
[0069]S12:如图3F所示，沉积金属催化物2，并对金属催化物2进行刻蚀，以保留PMOS硅纳米线生长位置的金属催化物2，进而形成硅纳米线生长的位置；
[0070]S13:如图3G所示，利用LPCVD工艺依次进行P型硅纳米线、N型硅纳米线和P型硅纳米线(即图中按照从下至上顺序依次叠置于P型阱04之上的结构)生长；
[0071]S3:如图3H所示，继续沉积氧化隔离层I并进行CMP工艺，以将该氧化隔离层I的顶部予以磨平，并同时去除位于硅纳米线顶部的金属催化物，进而将上述生长的硅纳米线的上表面予以暴露；
[0072]S4:如图31所示，去掉NMOS和PMOS位于中间区域的部分氧化隔离层I;
[0073]55:如图3】至图31(所示，依次进行栅氧化层3(83七6 <^1(16)和多晶娃4(口017)沉积后，刻蚀掉位于NMOS和PMOS之间的部分多晶硅4及栅氧化层3至氧化隔离层I的上表面；
[0074]S6:如图3L和图3沖斤示，沉积氧化隔离层I，并采用CMP工艺将顶部磨平后，然后采用刻蚀工艺，将氧化隔离层I刻蚀到栅极的边缘处，并去掉露出的多晶硅4，以将剩余的栅氧化层3的部分表面予以暴露；
[0075]S7:如图30所示，再次沉积氧化隔离层I及平坦化工艺后，继续源极、漏极和栅极的制备，进而形成MOS晶体管。
[0076]具体来说，在本实施例提出的3D周围栅极MOS管的制备方法中，先要将氧化物、SiN利用STKShallow Trench Isolat1n，浅沟道隔离)以及IMP(离子植入)等工艺在娃层上形成N型阱02和P型阱04以及一浅沟道隔离，该浅沟道隔离位于N型阱02和P型阱04之间。之后，在该硅衬底01上沉积氧化隔离层I，并刻蚀露出N型阱02的位置。
[0077]之后，采用电子束蒸镀的方式沉积金属催化物2，对金属催化物2进行刻蚀，但是要保留匪OS硅纳米线生长位置的金属催化物2，以形成硅纳米线生长的位置，之后，利用LPV⑶工艺依次在该位置进行N型、P型和N型的硅纳米线生长。纳米线生长完成后，在该纳米线生长的位置处进行沉积氧化隔离层I，并刻蚀露出P型阱04的位置。
[0078]进一步的，在露出了P型阱04的位置后，沉积金属催化物2，对金属催化物2进行刻蚀，以保留PMOS处的硅纳米线生长位置的金属催化物2，形成硅纳米线生长的位置。然后，利用LPV⑶工艺依次在该位置进行P型、N型和P型的硅纳米线生长。纳米线生长完成后，沉积氧化隔离层1，然后利用CMP工艺将顶部磨平，去掉氧化隔离层I，然后进行栅氧化层3和多晶硅4的沉积，刻蚀掉NMOS管和PMOS管之间的多晶硅4。再进行氧化隔离层I的沉积，采用CMP工艺将底部磨平，然后采用刻蚀工艺，将氧化隔离层I刻蚀到栅极的上边缘，去掉露出的多晶硅4。
[0079]最后，沉积氧化隔离层I，进行源极、漏极以及栅极的制备，从而形成一晶体管。
[0080]进一步说，在本实施例提出的3D周围栅极MOS管的制备方法中，在执行完SI后可以先执行Sll?S13，之后执行SOl?S03，然后再进行S3?S7的过程。
[0081]进一步来讲，在步骤S02中，在N型阱02上的硅纳米线生长的位置上形成的金属催化物2具有一定的厚度和尺寸，该催化物可以为Au、N1、Ga、Fe等金属材料，其厚度在10?20nm之间。对金属催化物2进行刻蚀后，留下了金属催化物圆柱形结构，该圆柱形结构的直径在0.02?0.2口111之间。
[0082]进一步来讲，在步骤S03中，利用LPCVD原位掺杂技术依次沉积一定厚度的N型、P型以及N型纳米线以作为匪OS管的源区。在该纳米线中，第一个N型层的厚度在0.05?0.2μπι之间，P型层的厚度在0.03?0.3μπι之间，第二个N型层厚度在0.1?0.25μπι之间。
[0083]进一步来讲，在步骤S12中，沉积了一定厚度的金属催化物2之后，利用光刻工艺确定出PMOS硅纳米线的生长点。值得指出的是，此处的金属催化物2可以为Au、N1、Ga、Fe等金属材料，其厚度在10?20nm之间。对金属催化物2进行刻蚀后，留下了一圆柱形结构，该圆柱形结构的直径在0.02?0.2μπι之间。
[0084]进一步来讲，在步骤S13中，利用LPCVD原位掺杂技术依次沉积一定厚度的P型、N型以及P型纳米线以作为匪OS管的源区。在该纳米线中，第一个P型层的厚度在0.05?0.2μπι之间，?^型层的厚度在0.03?0.341]1之间，第二个N型层厚度可以在0.1?0.25μηι之间。
[0085]总体来讲，本实施例提出的3D周围栅极MOS管的制备方法，通过在N型阱02和P型阱04上制备出一定厚度和形状尺寸的金属催化物2，利用金属催化物2在与Si衬底界面的共晶液滴的饱和析出作用，实现硅纳米线阵列的生长。此外，在生长的过程中采用原位掺杂技术进行N型/P型/N型硅纳米线或P型/N型/P型硅纳米线生长。最后，通过栅极和CT制备工艺，形成3D周围栅极MOS晶体管。
[0086]本实施例提供的3D周围栅极MOS管的制备方法制备出了高性能的3D周围栅极MOS晶体管。该方法操作简便，提高了栅极对沟道的控制能力并改善了器件性能，除此之外还节省了晶圆的表面空间，提高了集成度。
[0087]综上所述，本发明提供一种3D周围栅极MOS管的制备方法，通过在硅衬底上形成被浅沟槽隔离结构隔离的N型阱与P型阱；分别在N阱区之上以及P阱区之上进行硅纳米线生长，以分别形成NPN纳米线和PNP纳米线;继续沉积氧化隔离层并进行平坦化处理后，去掉位于中间部分的氧化隔离层;依次进行栅氧化层和多晶硅的沉积，并刻蚀掉位于NPN纳米线与PNP纳米线之间的多晶硅后，沉积氧化隔离层;去除部分氧化隔离层，以将覆盖在NPN纳米线与PNP纳米线之上的部分多晶硅予以暴露，并将暴露的多晶硅予以去除;再次沉积氧化隔离层后，进行源极、漏极以及栅极的制备，以形成MOS管。该方法操作简便，提高了栅极对沟道的控制能力并改善了器件性能。
[0088] 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
【主权项】
1.一种3D周围栅极MOS管的制备方法，其特征在于，所述方法包括步骤: SI，在硅衬底上形成一 N型阱、一 P型阱以及一浅沟隔离，所述浅沟隔离将所述N型阱与所述P型阱隔离； S2，分别在NMOS硅纳米线生长位置处以及PMOS硅纳米线生长位置处进行硅纳米线生长； S3，沉积氧化隔离层并进行处理后，对所述MOS管的顶部进行平坦化处理； S4，去掉NMOS和PMOS中间的所述氧化隔离层； S5，依次进行栅氧化层和多晶硅的沉积后，刻蚀掉位于NMOS和PMOS之间的所述多晶硅； S6，继续沉积氧化隔离层后，并将该氧化隔离层刻蚀到栅极的边缘后，去除露出的多晶娃； S7，再次沉积一氧化隔离层后，继续源极、漏极以及栅极的制备。2.根据权利要求1所述的3D周围栅极MOS管的制备方法，其特征在于，在匪OS硅纳米线生长位置处进行硅纳米线生长的过程包括: SOl，在所述硅衬底上沉积所述氧化隔离层，并刻蚀露出所述N型阱的位置； S02，沉积金属催化物，对所述金属催化物进行刻蚀，保留匪OS硅纳米线生长位置的所述金属催化物； S03，依次进行N型、P型和N型硅纳米线生长。3.根据权利要求2所述的3D周围栅极MOS管的制备方法，其特征在于，在步骤S03中，第一个N型硅纳米线的厚度在0.05?0.2μπι之间，P型硅纳米线的厚度在0.03?0.3μπι之间，第二个N型硅纳米线厚度在0.1?0.25μπι之间。4.根据权利要求1所述的3D周围栅极MOS管的制备方法，其特征在于，在PMOS硅纳米线生长位置处进行硅纳米线生长的过程主要包括步骤: SI I，在所述硅衬底上沉积所述氧化隔离层，并刻蚀露出所述P型阱的位置； S12，沉积金属催化物，对所述金属催化物进行刻蚀，保留PMOS硅纳米线生长位置的所述金属催化物； S13，依次进行P型、N型和P型硅纳米线生长。5.根据权利要求4所述的3D周围栅极MOS管的制备方法，其特征在于，在步骤S13中，第一个P型硅纳米线的厚度在0.05?0.2μπι之间，N型硅纳米线的厚度在0.03?0.3μπι之间。6.根据权利要求2或4所述的3D周围栅极MOS管的制备方法，其特征在于，利用LPCVD原位掺杂技术进行N型和或P型硅纳米线的生长。7.根据权利要求2或4所述的3D周围栅极MOS管的制备方法，其特征在于，所述金属催化物为Au和/或Ni和/或Ga和/或Fe。8.根据权利要求7所述的3D周围栅极MOS管的制备方法，其特征在于，所述金属催化物的厚度在10?20nm之间。9.根据权利要求2或4所述的3D周围栅极MOS管的制备方法，其特征在于，对所述金属催化物进行刻蚀后形成一圆柱形结构，所述圆柱形结构的直径在0.02?0.2μπι之间。10.根据权利要求1所述的3D周围栅极MOS管的制备方法，其特征在于，采用化学机械研磨工艺进行所述平坦化处理。
【文档编号】H01L29/10GK105870192SQ201610310451
【公开日】2016年8月17日
【申请日】2016年5月11日
【发明人】田武, 江宁
【申请人】武汉新芯集成电路制造有限公司