一种降低mos晶体管栅诱导漏极泄漏电流的方法
【专利摘要】本发明涉及MOS晶体管制备领域，尤其涉及一种MOS晶体管降低栅诱导漏极泄漏电流的方法。一种降低MOS晶体管栅诱导漏极泄漏电流的方法，所述方法包括：提供一半导体衬底；于所述半导体衬底之上形成栅极结构；临近所述栅极结构于所述半导体衬底中制备轻掺杂区，且部分所述轻掺杂区扩散至所述栅极结构的下方；采用倾斜离子注入工艺在所述轻掺杂区与所述栅极结构交叠的区域中形成绝缘区域，以抑制所述MOS管所产生栅诱导漏极泄漏电流。
【专利说明】
一种降低MOS晶体管栅诱导漏极泄漏电流的方法
技术领域
[0001]本发明涉及MOS晶体管制备领域，尤其涉及一种降低MOS晶体管栅诱导漏极泄漏电流的方法。
【背景技术】
[0002]随着超大规模集成电路技术的迅速发展，MOSFET器件的尺寸在不断减小。由于MOSFET体管尺寸的急剧减小，栅氧化层的厚度减小至2nm甚至更薄。随着MOS管器件越来越薄，器件关态时，由带带隧穿引发的栅致漏极泄漏(Gate induced drain leakage，GIDL)电流越来越大，它已经成为严重限制MOSFET以及FLASH存储器的问题之一。GIDL电流本身便引入了热空穴注入，它使得空穴陷落在栅氧化层中从而导致器件的不稳定性以及能导致栅氧层击穿。
[0003]目前减小GIDL电流的方法主要有如下两种:
[0004]其一为:增加轻掺杂漏区的浓度。由于器件尺寸减少，短沟道效应成为日渐严重的问题，LDD(轻掺杂区)的主要目的是为了抑制短沟道效应。为了降低短沟道效应，LDD必须采用超浅结。但是为了避免驱动电流的降低，LDD的浓度也日益增强。如果采用一味增加LDD浓度的方法来减小GIDL电流，会使得热载流子注入(HCI)带带隧穿变得困难，让器件的可靠性变差。因此，一味地用增加LDD的浓度来降低GIDL电流对未来的集成电路器件是不可取的。
[0005]另一种方式是:增加侧墙的厚度，但是一味增加侧墙的厚度也会使得栅源、栅漏交叠区的面积减小或者消失，造成LDD与沟道之间形成断路，故需要精确调整侧墙的厚度，对半导体工艺的要求较高。
【发明内容】
[0006]针对现有技术存在的问题，现提供一种降低MOS晶体管栅诱导漏极泄漏电流的方法。
[0007]具体的技术方案如下:
[0008]—种降低MOS晶体管栅诱导漏极泄漏电流的方法，所述方法包括:
[0009]提供一半导体衬底；
[0010]于所述半导体衬底之上形成栅极结构；
[0011]临近所述栅极结构于所述半导体衬底中制备轻掺杂区，且部分所述轻掺杂区扩散至所述栅极结构的下方；
[0012]采用倾斜离子注入工艺在所述轻掺杂区与所述栅极结构交叠的区域中形成绝缘区域，以抑制所述MOS管所产生栅诱导漏极泄漏电流。
[0013]优选的，所述半导体衬底为硅衬底，采用氧离子倾斜注入工艺对所述交叠的区域进行氧化，以在所述交叠的区域中临近所述栅极结构的位置处形成硅氧化物绝缘层。
[0014]优选的，进行所述氧离子倾斜注入工艺时:
[0015]所述氧离子的能量范围为3?lOkeV，和/或
[0016]所述氧离子的浓度范围为113?11Vcnf2，和/或
[0017]所述氧离子的注入的倾斜角度为O?45度。
[0018]优选的，在提供所述半导体衬底的步骤之后，并在于所述半导体衬底之上形成所述栅极结构的步骤之前，所述制备方法还包括:
[0019]对所述半导体衬底进行阱区的离子注入工艺，以形成阱区。
[0020]优选的，于所述半导体衬底之上形成所述栅极结构具体包括:
[0021]在所述半导体衬底上依次制备栅氧化层、多晶硅层后，继续预掺杂工艺；
[0022]采用光刻、刻蚀工艺去除部分所述多晶硅层及部分所述栅氧化层，以形成多晶硅栅极；
[0023]制备第一侧墙覆盖于所述多晶硅栅极和所述栅氧化层的侧壁；
[0024]其中，部分所述轻掺杂区延伸至所述栅氧化层的下方形成所述交叠的区域。
[0025]优选的，所述栅氧化层与所述绝缘结构接触。
[0026]优选的，临近所述栅极结构于所述半导体衬底中制备轻掺杂区的步骤包括:
[0027]对所述阱区进行轻掺杂工艺，以于所述栅极结构的两侧分别形成所述轻掺杂区。
[0028]优选的，于采用倾斜离子注入工艺于所述交叠的区域中形成绝缘区域的步骤之后，所述制备方法还包括:
[0029]形成第二侧墙覆盖所述第一侧墙的表面，以形成所述栅极结构。
[0030]上述技术方案的有益效果是:
[0031]本发明通过在交叠的区域的半导体衬底表面注入一定剂量的氧离子，氧化半导体衬底表面的硅，增加了上述交叠的区域的二氧化硅的厚度，使得交叠的区域的反型变得困难，抑制了 GIDL漏电流的产生，提高了 MOS管器件的可靠性，并且本发明的方法较为简单便于实施。
【附图说明】
[0032]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、夕卜形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0033]图1-图3为本发明降低MOS晶体管栅诱导漏极泄漏电流的实施例的示意图。
【具体实施方式】
[0034]下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
[0035]本发明提供了一种降低MOS晶体管栅诱导漏极泄漏电流的方法，可以对MOS管的常规制备工艺为基础进行改进，如图1所示，提供一半导体衬底(后文可以简称为衬底)100，该衬底100可以为硅衬底，在所述衬底100上依次沉积二氧化硅层和氮化硅层(图中未示出)，刻蚀二氧化硅层和氮化硅层形成隔离结构，隔离结构采用浅沟道隔离(shallow trenchiSolat1n，STI)形成，浅沟道隔离用于器件间的隔离，避免短路。上述的氮化硅层和二氧化硅层中，也可以只沉积其中一层，通常采用低压化学气相沉积的方法沉积二氧化硅层和氮化硅层，将氮化硅层和二氧化硅层作为绝缘层，在后续的刻蚀工艺中，并不消耗衬底晶圆片或者衬底10的材质本身。
[0036]其中，采用光刻工艺依次刻蚀二氧化硅层和/或氮化硅层，形成浅沟道，其中光刻工艺为在二氧化硅或者氮化硅层上涂光刻胶，经过曝光、显影后得到图案化的光刻胶掩膜。之后定义有源区，其中，有源区(Active Area)是用来建立MOS管主体位置的所在，在其上可以形成源、漏极。之后进行阱区的离子注入工艺，用于调节MOS管的电性。
[0037]再在衬底100上制备形成栅氧化层110、多晶硅层120，并且刻蚀形成多晶硅栅极G，栅氧化层110的介质材料通常为二氧化硅或氮氧化硅，随着器件特征尺寸的进一步缩小，栅氧化层110的材料优选为氧化铪、氧化锆、氧化铝等高介电常数材料，以减小MOS管的漏电流。栅氧化层110的制备工艺可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化等。
[0038]多晶硅层120的沉积方法可以为化学气相沉积(CVD)、物理气相沉积(PVD)或等离子体增强型化学气相沉积(PECVD)等，为了获得较好的电学性能，通常在多晶硅材料中掺杂杂质粒子，如N型杂质P或P型杂质B，该过程与MOS管器件有源区的离子注入同步实现。
[0039]本实施例中，根据MOS管器件设计依次刻蚀多晶硅层120和栅氧化层110，继续预掺杂工艺，形成多晶硅栅极。其中，多晶硅层120和栅氧化层110的刻蚀工艺为本领域技术人员熟知的现有技术，例如:采用旋涂工艺在多晶硅层120上形成光刻胶，然后采用曝光、显影工艺处理，去除设定区域上的光刻胶，形成光刻胶开口，最后以光刻胶为掩膜，依次刻蚀多晶硅层120和栅氧化层110，从而完成多晶硅栅极的制备。
[°04°]采用快速热氧化(Rapid Thermal Oxide，RT0)形成第一氧化层，快速热氧化在多晶硅栅极120及半导体衬底100表面形成一层极薄的第一氧化层。其中，快速热氧化为干氧工艺，所生长的第一氧化层厚度极薄，其具有良好的击穿特性。
[0041]优选的，在第一氧化层上依次沉积第二氧化层、阻挡层。第二氧化层制备工艺均可以为化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或热氧化等，其厚度通常为阻挡层通常通过CVD、PECVD等方法沉积，用作后续工艺中取出多晶硅栅极侧墙的刻蚀阻挡层，保护位于其下方的半导体结构不受影响，第二氧化层的介质材料可以为二氧化硅、氮化硅、碳化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。
[0042]本实施例中，形成第一侧墙210的具体步骤为:第一侧墙210覆盖多晶硅栅极120的上方和侧壁，其制备工艺为本领域技术人员熟知的半导体工艺，可以为:在多晶硅栅极120旁侧和上方沉积第一侧墙介质材料，采用等离子刻蚀工艺刻蚀该介质材料，并在等离子体刻蚀工艺中同时进行化学刻蚀和物理轰击，去除远离多晶硅栅极120侧壁部分的介质材料，刻蚀工艺完成后，即在多晶硅栅极120上方和侧壁形成了第一侧墙210。
[0043]该步骤中，第一侧墙210的介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，但其与阻挡层的介质材料不同，且阻挡层的刻蚀速率远小于第一侧墙210的刻蚀速率。
[0044]图1中，形成第一侧墙210后，对MOS管器件的进行轻掺杂离子注入工艺形成轻掺杂区，其中，轻惨杂区包括漏轻惨杂区310、源轻惨杂区320。漏轻惨杂区310、源轻惨杂区320的离子注入深度为100埃?500埃，离子注入能量为IkeV?5keV，离子注入剂量为5 X 1014/cm2?2 X 11Vcm2，当然，在本发明的其他实施例中，离子注入深度、离子注入能量、离子注入剂量也可不在上述范围内，即大于或者小于上述范围内的数值。
[0045]如图2所示，衬底100可以为硅衬底，临近栅极结构于衬底100中制备有轻掺杂区(漏轻掺杂区310、源轻掺杂区320)，且部分轻掺杂区在力图退火工艺中扩散至栅极结构的下方，会形成有交叠的区域，该区域可以称为交叠区，其中，交叠区包括:栅漏交叠区51和栅源交叠区52。
[0046]由于在MOS管器件中，栅诱导漏极泄露电流(gate-1nduce drain leakage，GIDL)对MOS器件的可靠性影响很大，GIDL在MOS管引发的静态功耗泄露电流中处于主导地位，当栅漏交叠区51处的栅漏电流很大时，交叠部分界面附近硅中电子在价带和导带之间发生带带隧穿形成电流(band to band tunneling)，即为GIDL隧穿电流，随着氧化层越来越薄，GIDL隧穿电流也会急剧的增加，因此增加了电子产品待机的功耗。
[0047]本实施例在轻掺杂(LDD)离子注入工艺后，采用适当的倾角，向栅漏交叠区51和栅源交叠区52注入一定剂量的氧离子(O2—)，即倾斜离子注入工艺，利用氧离子在上述交叠区(栅漏交叠区51和栅源交叠区52)的硅衬底表面对硅进行氧化得到绝缘结构，基于衬底100为硅衬底，本实施例中绝缘结构为硅氧化物绝缘层，例如S12，这样可以增加上述交叠区的S12的厚度，又因为绝缘结构与栅氧化层110相接触，实际上是增加了栅氧化层的厚度，使得该交叠区的反型变得困难，抑制了带带隧穿现象，减小了 GIDL漏电流。
[0048]进一步的，本实施例中注入的氧离子的能量范围为3?lOkeV，浓度范围为113?1015/cm—2，倾斜角度为O?45度。
[0049]如图3所示，制备第二侧墙220覆盖第一侧墙210，以形成栅极结构，其中第二侧墙220与第一侧墙210的制备方法类似，其介质材料也可以为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。
[0050]上述步骤中，在第一侧墙210外围制备第二侧墙220，形成第二侧墙220后进行阱区的源、漏注入，以形成源、漏区21、22。具体为:以光刻胶及第一侧墙210做掩膜，进行离子注入形成MOS器件的源/漏区21、22，该区域为重掺杂区域，MOS管器件源/漏区21、22在水平方向上的区域轮廓由光刻胶和第一侧墙210定义，源漏重掺杂工艺中可以采用P型离子进行离子注入。本【具体实施方式】中，该离子注入的注入能量和剂量可根据MOS管器件设计调整和确定。本实施例中侧墙能够作为后续接触(Contact，CT)工艺中的保护层。
[0051]优选的，在源漏区21、22进行离子注入后，需要进行RTA工艺，RTA工艺的好处在于，其一能够恢复经离子注入后器件表面的损伤;其二，使得注入的离子能够扩散至适当的深度和适当的晶格位置。
[0052]最后，对器件进行制作金属前介质、通孔、金属插塞和金属层等后续后端制备工艺的处理。本实施例对后端制备工艺中的部分工艺进行举例说明，但是不限于如下工艺。[°°53] 如图3所示，沉积娃化物包覆层(Salicide block，SAB)，SAB层(图中未示出)用于保护娃片表面，在阻挡保护氧化层(Resist protect Oxide)的保护下，娃片可以不予其他Ti，Co形成娃化物。
[0054]沉积中间电介质层(Inter Layer Dielectric，ILD)41覆盖第二侧墙220和衬底100，之后进行CT工艺，本实施例中接触层(CT层)42是指MOS管器件与金属线的连接部分，分布在多晶硅层220和有源区上。CT的形成步骤主要包括:
[0055]首先，采用光刻工艺刻蚀漏区22和源区21上方的ILD分别至漏区22和源区21的上表面，之后进行接触层42的填充，采用化学机械磨平(CMP)工艺对接触层进行平坦化至ILD的上表面。
[0056]综上，本发明通过在交叠区的半导体衬底表面注入一定剂量的氧离子，氧化半导体衬底表面的硅，增加了上述交叠区的二氧化硅的厚度，使得交叠区的反型变得困难，抑制了 GIDL漏电流的产生，提高了 MOS管器件的可靠性，并且本发明的方法较为简单便于实施。
[0057]以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施;任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，所述方法包括: 提供一半导体衬底； 于所述半导体衬底之上形成栅极结构； 临近所述栅极结构于所述半导体衬底中制备轻掺杂区，且部分所述轻掺杂区扩散至所述栅极结构的下方； 采用倾斜离子注入工艺在所述轻掺杂区与所述栅极结构交叠的区域中形成绝缘区域，以抑制所述MOS管所产生栅诱导漏极泄漏电流。2.根据权利要求1所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于， 所述半导体衬底为硅衬底，采用氧离子倾斜注入工艺对所述交叠的区域进行氧化，以在所述交叠的区域中临近所述栅极结构的位置处形成硅氧化物绝缘层。3.根据权利要求2所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，进行所述氧离子倾斜注入工艺时: 所述氧离子的能量范围为3?1keV，和/或 所述氧离子的浓度范围为113?11Vcnf2，和/或 所述氧离子的注入的倾斜角度为O?45度。4.根据权利要求1所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，在提供所述半导体衬底的步骤之后，并在于所述半导体衬底之上形成所述栅极结构的步骤之前，所述制备方法还包括: 对所述半导体衬底进行阱区的离子注入工艺，以形成阱区。5.根据权利要求1所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，于所述半导体衬底之上形成所述栅极结构具体包括: 在所述半导体衬底上依次制备栅氧化层、多晶硅层后，继续预掺杂工艺； 采用光刻、刻蚀工艺去除部分所述多晶硅层及部分所述栅氧化层，以形成多晶硅栅极； 制备第一侧墙覆盖于所述多晶硅栅极和所述栅氧化层的侧壁； 其中，部分所述轻掺杂区延伸至所述栅氧化层的下方形成所述交叠的区域。6.根据权利要求5所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，所述栅氧化层与所述绝缘结构接触。7.根据权利要求4所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，临近所述栅极结构于所述半导体衬底中制备轻掺杂区的步骤包括: 对所述阱区进行轻掺杂工艺，以于所述栅极结构的两侧分别形成所述轻掺杂区。8.根据权利要求5所述的降低MOS晶体管栅诱导漏极泄漏电流的方法，其特征在于，于采用倾斜离子注入工艺于所述交叠的区域中形成绝缘区域的步骤之后，所述制备方法还包括: 形成第二侧墙覆盖所述第一侧墙的表面，以形成所述栅极结构。
【文档编号】H01L21/336GK106024631SQ201610344302
【公开日】2016年10月12日
【申请日】2016年5月23日
【发明人】田武
【申请人】武汉新芯集成电路制造有限公司