半导体器件、半导体器件布局和制造半导体器件的方法

半导体器件、半导体器件布局和制造半导体器件的方法
【专利摘要】一种半导体器件的布局存储在非暂时性计算机可读介质上。该布局包括在第一方向上延伸的有源区、在第二方向上延伸并且横跨有源区的栅电极以及在第二方向上延伸的伪栅极。伪栅极邻近栅电极。伪栅极是介电伪栅极。本发明的实施例还涉及半导体器件和制造半导体器件的方法。
【专利说明】
半导体器件、半导体器件布局和制造半导体器件的方法
技术领域
[0001] 本发明的实施例涉及集成电路器件，更具体地，涉及半导体器件、半导体器件布局和制造半导体器件的方法。【背景技术】
[0002] 近期的使集成电路(1C)微型化的趋势已经产生了更小的器件，该更小的器件比之前消耗更低的功率，在更高的速度下提供更多的功能。微型化工艺也已经导致1C设计和 /或制造工艺中的各种发展以确保生产产量和预期性能。
【发明内容】

[0003] 本发明的实施例提供了一种半导体器件的布局，所述布局存储在非暂时性计算机可读介质上并且包括:有源区，在第一方向上延伸；栅电极，在第二方向上延伸并且横跨所述有源区；以及伪栅极，在所述第二方向上延伸，所述伪栅极邻近所述栅电极，其中，所述伪栅极是介电伪栅极。
[0004] 本发明的另一实施例提供了一种半导体器件，包括:衬底；第一有源区和第二有源区，位于所述衬底上方并且在第一方向上延伸；第一栅电极和第二栅电极，位于所述衬底上方并且在第二方向上延伸，所述第一栅电极和所述第二栅电极横跨相应的第一有源区和第二有源区；隔离结构，位于所述衬底上方；以及伪栅极，位于所述隔离结构上方并且在所述第二方向上延伸，其中，所述伪栅极是介电伪栅极，并且所述第一有源区和所述第二有源区在所述第一方向上对准，并且通过所述介电伪栅极彼此间隔开。
[0005] 本发明的又一实施例提供了一种制造半导体器件的方法，所述方法包括:去除位于衬底上方的多个栅极中的第一栅极，其中，去除所述第一栅极暴露出所述第一栅极下方的有源区的第一部分；在所述有源区的暴露的第一部分上方形成介电伪栅极；去除所述多个栅极中的第二栅极，其中，去除所述第二栅极暴露出所述第二栅极下方的所述有源区的第二部分；以及在所述有源区的暴露的第二部分上方形成栅电极。【附图说明】
[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1是根据一些实施例的半导体器件的布局的顶视图。
[0008]图1A是根据一些实施例的沿着图1中的线A-A’截取的半导体器件的截面图。
[0009]图1B是根据一些实施例的沿着图1中的线B-B’截取的半导体器件的截面图。
[0010]图2是根据一些实施例的半导体器件的布局的顶视图。
[0011]图2A是根据一些实施例的沿着图2中的线A-A’截取的半导体器件的截面图。
[0012]图3是根据一些实施例的半导体器件的布局的顶视图。
[0013]图4是根据一些实施例的半导体器件的布局的顶视图。
[0014]图5是根据一些实施例的半导体器件的布局的顶视图。
[0015]图5A是根据一些实施例的沿着图5中的线A-A’截取的半导体器件的截面图。
[0016]图6A至图6F是根据一些实施例的处于半导体器件的各个制造阶段的半导体器件的截面图。
[0017]图7是根据一些实施例的制造半导体器件的方法的流程图。【具体实施方式】
[0018]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0019]此外，当第一元件描述为“连接”或“耦合”至第二元件时，这样的描述包括第一元件和第二元件彼此直接连接或耦合的实施例，并且也包括第一元件和第二元件通过它们之间的一个或多个其他中间元件彼此间接连接或耦合的实施例。
[0020]在一些实施例中，在半导体器件中的栅电极旁边形成伪栅极以提供完全致密的栅极环境，从而用于促进源极/漏极(S/D)区的外延生长。在至少一个实施例中，至少一些伪栅极由介电材料形成以减小电容，这进而减小功耗和改进半导体器件的性能。在至少一个实施例中，形成在有源区的端部上方的介电伪栅极减小了栅极电介质击穿的风险，从而改进可靠性。
[0021]图1是根据一些实施例的半导体器件的布局100的顶视图。布局100包括多个有源区111、112、多个栅电极122、123、多个伪栅极121、124、多个间隔件131、132、133、134、 135、136、137、138 以及多个接触区 141、142、143、144、145。
[0022]有源区111、112沿着布局100的第一方向(例如，Y方向)延伸。在一些实施例中，有源区11U112也称为氧化物限定(0D)区。有源区11U112的示例性材料包括但不限于掺杂有各种类型的P掺杂剂和/或n掺杂剂的半导体材料。在至少一个实施例中，有源区11U112包括相同类型的掺杂剂。在至少一个实施例中，有源区11U112中的一个包括与有源区11U112中的另一个的掺杂剂类型不同的类型的掺杂剂。有源区11U112通过如本文中描述的一个或多个隔离结构彼此隔离。有源区11U112位于相应的阱区内。例如， 有源区111位于阱区113内，在一个或多个实施例中，阱区113是n阱区，并且有源区112 位于阱区114内，在一个或多个实施例中，阱区114是p阱区。阱区113、114的描述的导电性是实例。其他布置在各个实施例的范围内。
[0023]n阱区113和p阱区114位于虚线110的相对两侧上，虚线110将半导体器件分成用于不同类型的器件或晶体管的单独的区域。晶体管的实例包括但不限于金属氧化物半导体场效应晶体管(M0SFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管(BJT)、 高压晶体管、高频晶体管、P沟道和/或n沟道场效应晶体管(PFET/NFET)、FinFET、具有凸起的源极/漏极的平面MOS晶体管等。在图1中的示例性配置中，n阱区113是用于形成p 沟道金属氧化物半导体(PM0S)晶体管的区域，并且p阱区114是用于形成n沟道金属氧化物半导体(NM0S)晶体管的区域。每个有源区111、112均包括一个或多个鳍以形成FinFET。 例如，有源区111包括三个鳍115、116、117,并且有源区112包括三个鳍118、119、120。鳍 116、117、118、119通过如本文中描述的一个或多个隔离结构彼此隔离。每个有源区111、 112中的其他数量的鳍在各个实施例的范围内。描述的FinFET配置是实例。其他布置在各个实施例的范围内。例如，在一个或多个实施例中，有源区111、112不包括鳍并且配置为形成平面M0SFET晶体管。
[0024]栅电极122、123沿着布局100的第二方向(例如，X方向)横跨有源区11U112延伸。栅电极122、123的示例性材料包括但不限于多晶硅和金属。其他材料在各个实施例的范围内。栅电极122、123和相应的有源区111、112形成布局100中的一个或多个晶体管。 在图1中的示例性配置中，晶体管125由栅电极122和有源区111形成。晶体管125的栅极由栅电极122形成。晶体管125的漏极和源极中的一个(本文中称为“源极/漏极”或 “S/D”)由位于栅电极122的一侧(例如，图1中的上侧)上的有源区111的区域限定。晶体管125的另一源极/漏极由位于栅电极122的相对侧(例如，图1中的下侧)上的有源区111的另一区域限定。另一实例，另一晶体管126由栅电极122和有源区112形成。在至少一个实施例中，其他晶体管由栅电极123和相应的有源区11U112形成。栅电极122、 123中的一个或多个通过相应的栅极接触件连接至半导体器件的其他电路。例如，栅极接触件127、128配置在相应的栅电极122、123上以用于将相应的栅电极122、123连接至其他电路。
[0025]伪栅极12U124沿着布局100的第二方向(例如，X方向)横跨有源区11U112延伸。伪栅极121、124是包括一种或多种介电材料的介电伪栅极。伪栅极121、124的示例性介电材料包括但不限于基于氧化物的介电材料，诸如Si02、S1N、Si3N4、S1CN和它们的组合。在至少一个实施例中，栅电极122、123包括一种或多种金属材料，并且伪栅极121、124 不包含栅电极122、123的金属材料。
[0026]在一些实施例中，栅电极的宽度等于伪栅极的相应宽度。例如，Y方向上的栅电极 122、123的至少一个的宽度Lg等于伪栅极121、124的至少一个的相应宽度。对于栅电极 122、123,宽度Lg也称为相应的晶体管的源极/漏极之间的栅极长度。在至少一个实施例中，所有伪栅极12U124和栅电极122、123在Y方向上均具有相同的宽度Lg。在至少一个实施例中，Y方向上的伪栅极121、124的至少一个的宽度小于35nm(纳米)。
[0027]在一些实施例中，伪栅极和邻近的栅电极之间的距离等于栅电极之间的相应距离。例如，伪栅极12U124中的一个和邻近的栅电极122或123之间的Y方向上的中心至中心距离或间距等于栅电极122、123之间的Y方向上的间距。在至少一个实施例中，所有伪栅极121、124和栅电极122、123彼此间隔开相同的间距Sg。
[0028]间隔件131、132、133、134、135、136、137、138沿着相应的栅电极和伪栅极的侧面布置。例如，间隔件131、132沿着X方向上的伪栅极121的纵面布置，间隔件133、134沿着栅电极122的纵面布置，间隔件135、136沿着栅电极123的纵面布置，并且间隔件137、138 沿着伪栅极124的纵面布置。间隔件131、132、133、134、135、136、137、138包括一种或多种介电材料以使相应的栅电极和不预期的电接触件电隔离。间隔件的示例性介电材料包括但不限于氮化硅、氮氧化物和碳化硅。在至少一个实施例中，间隔件131、132、133、134、135、 136、137、138中的一个或多个具有如本文中描述的锥形轮廓。
[0029]每个伪栅极和相应的间隔件配置伪栅极区，并且至少一个有源区终止于伪栅极区。例如，伪栅极121和相应的间隔件13U132配置伪栅极区147。有源区11U112终止于伪栅极区147中。例如，鳍119终止于伪栅极区147中的下端149处。类似地，有源区111、 112终止于由伪栅极124和相应的间隔件137、138配置的伪栅极区中。在图1中的示例性配置中，鳍115-120的端部位于伪栅极121下方。其他布置在各个实施例的范围内。例如， 在一个或多个实施例中，鳍115-120中的至少一个的端部位于伪栅极121的上边缘处，或位于伪栅极121的下边缘处，或位于间隔件131下方，或位于间隔件132下方。
[0030]接触区141、142、143、144、145与相应的有源区111、112重叠。例如，接触区141、 143、145与有源区111重叠，并且接触区142、144、145与有源区112重叠。接触区141、142、 143、144、145配置为使下面的相应的晶体管的源极/漏极彼此电连接或者使下面的相应的晶体管的源极/漏极与半导体器件的其他电路电连接。例如，接触区141、142、143、144配置为使下面的相应的晶体管的源极/漏极与半导体器件的其他电路电连接，而接触区145 配置为电连接下面的相应的晶体管的源极/漏极。
[0031]在图1中的示例性配置中，接触区141、142、144、145的一个或多个的边界与间隔件131、132、133、134、135、136、137、138的边界间隔开。例如，接触区145的上边缘在Y方向上与邻近的间隔件137的下边缘间隔开，并且接触区145的下边缘在Y方向上与邻近的间隔件136的上边缘间隔开。其他布置在各个实施例的范围内。例如，在本文中关于图2、 图2A和图2B描述的一个或多个实施例中，一个或多个接触区是具有至少部分地由间隔件 131、132、133、134、135、136、137、138的边界限定的边界的自对准接触件(SAC)。
[0032]在一些实施例中，布局100由通过一个或多个处理器生成的多个掩模表不和/或存储在一个或多个非暂时性计算机可读介质中。表示布局1〇〇的其他格式在各个实施例的范围内。非暂时性计算机可读记录介质的实例包括但不限于外部/可拆卸和/或内部/内置存储器或存储单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如R0M、 RAM、存储卡)等中的一种或多种。例如，布局100由对应于有源区111、112的至少一个第一掩模、对应于栅电极122、123的至少一个第二掩模、对应于伪栅极121、124的至少一个第三掩模以及对应于间隔件131、132、133、134、135、136、137、138的至少一个第四掩模表示。
[0033]图1A和图1B是具有布局100的半导体器件100A的截面图。沿着图1中的线A-A’ 截取图1A中的截面图。沿着图1中的线B-B’截取图1B中的截面图。本文中关于图1A和图1B描述了半导体器件100A的配置。
[0034]如图1A和图1B所示，半导体器件100A包括衬底174,其中半导体器件100A的各个元件形成在衬底174上方。半导体器件100A的元件包括有源元件和/或无源元件。在至少一个实施例中，有源元件布置在半导体器件的电路区中以提供旨在由半导体器件实施的一个或多个功能和/或操作。在至少一个实施例中，半导体器件还包括非电路区，例如， 在电路区周围延伸并且保护电路区的密封区。有源元件的实例包括但不限于晶体管和二极管。本文中关于图1描述了晶体管的实例。无源元件的实例包括但不限于电容器、电感器、 熔丝和电阻器。可选地在衬底174上方形成多个金属层和通孔层以使半导体器件100A的元件彼此电连接和/或使半导体器件100A的元件与外部器件电连接。在至少一个实施例中，衬底174包括硅衬底。在至少一个实施例中，衬底174包括硅锗(SiGe)、镓砷、P型掺杂的S1、N型掺杂的Si或合适的半导体材料。例如，包括III族、IV族和V族元素的半导体材料在各个实施例的范围内。在一些实施例中，衬底174还包括诸如各个掺杂区、掩埋层和 /或外延(epi)层的一个或多个其他部件。在一些实施例中，衬底174包括诸如绝缘体上娃 (SOI)的绝缘体上半导体。在一些实施例中，衬底174包括掺杂的外延层、梯度半导体层和 /或诸如硅锗层上硅层的另一不同类型的半导体层上半导体层。
[0035]半导体器件100A还包括位于衬底174上方的一个或多个阱区。在图1B中的示例性配置中，如关于图1描述的，n阱区113和p阱区114位于衬底174上方。
[0036]半导体器件100A还包括位于阱区113、114上方和周围的一个或多个隔离结构。在图1A和图1B中的示例性配置中，隔离结构175位于阱区113、114上方。隔离结构175使半导体器件100A的各个元件彼此电隔离。例如，如图1B所示，隔离结构175使有源区111中的鳍115-117与有源区112中的鳍118-120电隔离。在图1A中的截面图中，隔离结构175 的厚度小于鳍115的厚度；然而，在图1A中示出的截面图外侧，如图1A中由标示有“STI厚度”的箭头所示的，隔离结构175包括隔离结构175的厚度更高的区域。在至少一个实施例中，隔离结构175包括一个或多个浅沟槽隔离(STI)区。STI区的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐和/或任何其他低k介电材料。在一些实施例中，STI厚度为从50nm至200nm。
[0037]半导体器件100A还包括位于隔离结构上方的有源区、栅电极、伪栅极和相应的间隔件。在图1A和图1B中的示例性配置中，半导体器件100A还包括位于隔离结构175上方的有源区111、112 (在图1B中最佳地看出)、栅电极122、123、伪栅极121、124和相应的间隔件131、132、133、134、135、136、137、138 (在图1A中最佳地看出)。在图1A中的示例性配置中，栅电极122、123、伪栅极121、124和相应的间隔件131、132、133、134、135、136、137、 138位于隔离结构175上方。其他布置在各个实施例的范围内。例如，在一个或多个实施例中，栅电极122、123和/或伪栅极121、124和/或相应的间隔件131、132、133、134、135、 136、137、138中的一个或多个部分地嵌入隔离结构175中。
[0038]半导体器件100A还包括位于隔离结构上方的层间介电(ILD)层。在图1A中的示例性配置中，半导体器件100A包括位于隔离结构175上方的层间介电(ILD)层176。ILD 层176的示例性材料包括但不限于SiNx、S1x、S1N、SiC、SiBN、SiCBN或它们的组合。为了简化，在图1B中未示出ILD层176。ILD层176将栅电极122、123和/或伪栅极121、124 和/或相应的间隔件131、132、133、134、135、136、137、138嵌入在其中(如图1A中最佳地看出的)。ILD层176还将有源区111、112的鳍115-120和相应的接触区141、142、143、144、 145的接触插塞嵌入在其中。为了简化的目的，接触插塞由相应的接触区的相同的参考标号标示。在图1A中用标记“C0”示出了三个接触插塞141、143、145。在图川中用标记“栅极 C0”示出了栅极接触件128。
[0039]半导体器件100A还包括栅电极和栅极介电层。在图1A至图1B中的示例性配置中，在栅电极122、123横跨在鳍115-120上方的区域中，栅电极122、123包裹在有源区111、 112的鳍115-120上方。为了电隔离栅电极122、123和鳍115-120,栅极介电层178、179 (图 1A中示出)布置在相应的栅电极122、123下方和周围。间隔件133、134、135、136位于相应的栅极介电层178、179的相对两侧上方。栅极介电层的示例性材料包括但不限于高k介电层、界面层和/或它们的组合。用于高k介电层的示例性材料包括但不限于氮化硅、氮氧化硅、氧化铪(Hf02)、氧化铪硅(HfS1)、氮氧化铪硅(HfS1N)、氧化铪钽(HfTaO)、氧化铪钛 (HfT1)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(Hf02-Al203)合金、合适的高k介电材料和/或它们的组合。 在至少一个实施例中，栅极介电层包括多层结构，例如，Si02和高k电介质或者S1N和高k 电介质。
[0040]在一些实施例中，栅电极包括一个或多个导电层和/或材料。在图1B中的示例性配置中，栅电极123包裹在鳍115-120上方，并且包括位于n阱区113上方的第一导电栅极材料171和位于p阱区114上方的第二导电栅极材料172。在至少一个实施例中，导电栅极材料171、172包括相同的导电材料。在至少一个实施例中，导电栅极材料171、172包括不同的导电材料。在至少一个实施例中，根据器件或晶体管的类型选择导电栅极材料171、172 的至少一个的导电材料或材料。例如，每个导电栅极材料17U172均包括导电功函层和位于导电功函层上方的接触层。在至少一个实施例中，伪栅极121、124不包括导电栅极材料 171、172的接触层和导电功函层的材料。
[0041]在至少一个实施例中，功函层配置为具有从4eV至5eV的范围内的功函数。在一些实施例中，第一导电栅极材料171包括用于在n阱区113上方形成PM0S的p型功函金属 (P金属)。示例性P金属包括但不限于TiN、TaN、诸如TaCN的碳掺杂的金属氮化物。在一些实施例中，第二导电栅极材料172包括用于在p阱区114上方形成NM0S的n型功函金属(n金属)。示例性n金属包括但不限于Ta、TiAl和TiAIN。其他功函材料在各个实施例的范围内。例如，在一个或多个实施例中，功函层包括掺杂的导电氧化物材料、TaAl、TiS1、 NiS1、PtS1、合适的含Ti功函材料、合适的含Ta功函材料、合适的含A1功函材料和合适的含W功函材料。
[0042]在至少一个实施例中，位于导电功函层上方的接触层配置为具有低接触电阻。接触层的示例性材料包括但不限于具有硅化物的多晶硅、诸如TiN、TaN、TiW和TiAl的难熔材料、合适的含Ti功函材料、合适的含Ta功函材料、合适的含A1功函材料、合适的含W功函材料、合适的含Cu功函材料和合适的含N功函材料。
[0043]第一导电栅极材料171和第二导电栅极材料172通过位于n阱区113上方的相应的栅极介电层170和位于p阱区114上方的相应的栅极介电层173与鳍115-120隔离。栅极介电层170和173配置关于图1A描述的栅极介电层179。在至少一个实施例中，栅极介电层170和173包括相同的介电材料。在至少一个实施例中，栅极介电层170和173包括不同的介电材料。在图1B中的示例性配置中，栅电极123从n阱区113连续地延伸至p阱区114内，并且第一导电栅极材料171与第二导电栅极材料172接触。其他布置在各个实施例的范围内。例如，在至少一个实施例中，栅极介电层170和173的至少一个介于第一导电栅极材料171和第二导电栅极材料172之间并且电隔离第一导电栅极材料171和第二导电栅极材料172。在至少一个实施例中，栅极介电层170和173的至少一个包括Hf02、Ta205 和A1203中的一种或多种。
[0044]在至少一个实施例中，功函层、接触层和栅极介电层配置栅极堆叠件结构。栅极堆叠件结构的实例包括但不限于金属/高k介电结构、A1/难熔金属/高k介电结构、W/难熔金属/高k介电结构、Cu/难熔金属/高k介电结构、和硅化物/高k介电结构。在至少一个实施例中，栅极堆叠件结构包括Si3N4/金属/高k介电结构，其中，金属选自由A1/难熔金属、W/难熔金属、Cu/难熔金属、硅化物和它们的组合组成的组。
[0045]半导体器件100A还包括介电伪栅极。在图1A中的示例性配置中，半导体器件100A 包括由介电材料形成的伪栅极121、124。栅极介电层177、180布置在相应的伪栅极121、124 下方和周围，并且间隔件131、132、137、138位于相应的栅极介电层177、180的相对两侧上方。在至少一个实施例中，省略栅极介电层177、180,并且伪栅极121、124的介电材料填充在相应的间隔件131、132、137、138之间的空间中并且与下面的有源区(例如，鳍115)直接接触。在至少一个实施例中，栅极介电层177、180包括与栅极介电层178、179相同的介电材料。在至少一个实施例中，栅极介电层177、180包括与栅极介电层178、179不同的介电材料。如关于图1描述的和如图1A所示，有源区(例如，鳍115)终止于由伪栅极12U124 和相应的间隔件131、132、137、138配置的伪栅极区中。在图1A中的示例性配置中，例如， 由于制造期间的平坦化工艺，伪栅极12U124和栅电极122、123的顶面彼此齐平。其他布置在各个实施例的范围内。
[0046]在半导体器件100A中，接触插塞布置在邻近的间隔件之间的空间中。在图1A中的示例性配置中，接触插塞141布置在邻近的间隔件132、133之间的空间中。接触插塞141 的至少一个侧面通过ILD层176的部分与邻近的间隔件132或133的侧面间隔开。例如， 如关于图2和图2A描述的，其他布置在各个实施例的范围内。在图1A中的示例性配置中， 例如，由于制造期间的平坦化工艺，接触插塞141、143、145的顶面彼此齐平。其他布置在各个实施例的范围内。
[0047]在半导体器件100A中，接触插塞与相应的源极/漏极接触。在图1A中的示例性配置中，鳍115包括与相应的接触插塞141、143、145接触的源极/漏极181、183、185。源极/ 漏极181、183、185布置在邻近的栅电极和伪栅极121、122、123、124之间。在一个或多个实施例中，使邻近的间隔件之间的鳍115的部分凹进以形成底面低于鳍115的顶面的S/D空腔。在形成S/D空腔之后，通过在S/D空腔中外延生长应变材料产生源极/漏极181、183、 185。在至少一个实施例中，应变材料的晶格常数与衬底174的晶格常数不同。因此，半导体器件的沟道区被应变或施压以增强器件的载流子迀移率。例如，对于PM0S器件，应变材料配置为施加压缩应力以增强PM0S器件的至少一个源极或漏极区中的空穴迀移率。对于 NM0S器件，应变材料配置为施加拉伸应力以增强NM0S器件的至少一个源极或漏极区中的电子迀移率。应变材料的实例包括但不限于SiGe、SiGeC、SiC、GeSn、SiGeSn、SiP、SiCP和其他合适的材料。在至少一个实施例中，用于PMOS器件的应变材料包括SiGe、SiGeC、Ge、 Si或它们的组合。在至少一个实施例中，用于NM0S器件的应变材料包括SiC、SiP、SiCP、Si 或它们的组合。在图1A中的示例性配置中，源极/漏极181、183、185中的应变材料的上表面在鳍115的顶面之上向上延伸。其他布置在各个实施例的范围内。例如，在至少一个实施例中，源极/漏极181、183、185中的应变材料的上表面低于鳍115的顶面。
[0048]在一些实施例中，在完全致密的栅极环境中促进或改进源极/漏极的外延生长。 当在栅电极旁边布置伪栅极时，这种环境是可实现的，以促进栅电极和邻近的伪栅极之间的源极/漏极的外延生长。例如，在图1A中的示例性配置中，伪栅极121的存在促进伪电极121和邻近的栅电极122之间的源极/漏极181的外延生长。在另一实例中，伪栅极124的存在促进伪电极124和邻近的栅电极123之间的源极/漏极185的外延生长。结果，在一个或多个实施例中，电路密度和/或性能改进是可实现的。
[0049]在伪栅极由导电材料形成的一些其他方法中，存在栅极电介质击穿和相关的可靠性问题的风险。例如，如图1A所示，伪栅极124与区域190处的鳍115的端部重叠。当伪栅极124由导电材料制成时，在导电伪栅极和鳍115之间提供栅极介电层180以用于电绝缘。在一些配置中，鳍115在导电伪栅极下方的区域190中具有窄鳍宽度和/或尖端。区域190中的鳍115的端部的这种形状潜在地导致过度的电场浓度，这进而潜在地导致鳍115 和上面的导电伪栅极之间的栅极介电层的击穿。在一个或多个实施例中，通过形成作为介电伪栅极的伪栅极124,最小化或避免栅极电介质击穿和相关的可靠性问题的这种风险。
[0050]在伪栅极由导电材料形成的其他方法中，另一问题包括寄生电容。例如，当伪栅极 124由导电材料制成时，在导电伪栅极和半导体器件100A的其他邻近的导电组件(诸如邻近的栅电极123和邻近的接触插塞145)之间存在一个或多个寄生电容。寄生电容潜在地增大功耗和/或减小半导体器件100A的运行速度。在一个或多个实施例中，通过形成作为介电伪栅极的伪栅极124,减小了寄生电容，并且因此，可获得与其他方法相比具有增大的运行速度和/或减小的功耗的半导体器件。在至少一个实施例中，在没有额外成本和/或面积损失的情况下，可获得一个或多个描述的效果，诸如电路密度、性能和功耗的改进。
[0051]图2是根据一些实施例的半导体器件的布局200的顶视图。图2A是根据一些实施例的沿着图2中的线A-A’截取的半导体器件200A的截面图。
[0052]在一些实施例中，图2中的布局200和图1中的布局100之间的差别包括接触区和接触插塞的配置。布局200包括对应于接触区141、142、143、144、145的接触区241、242、 243、244、245。如关于图1描述的，接触区141、142、143、144、145与邻近的间隔件131、132、 133、134、135、136、137、138的边界间隔开。在图2的布局200中，接触区241、242、243、244、 245是具有至少部分地由间隔件131、132、133、134、135、136、137、138的边界限定的边界的自对准接触件(SAC)。例如，如图2所示，接触区245的下边缘对应于间隔件136的上边缘， 并且接触区245的上边缘对应于间隔件137的下边缘。在图2A中的示例性配置中，对应于接触区241、243、245的接触插塞填充邻近的间隔件之间的空间。例如，接触插塞245填充邻近的间隔件136、137之间的空间。在至少一个实施例中，接触插塞245的侧面与间隔件 136的相应的侧面直接接触。接触插塞245的相对侧面也与间隔件137的相应的侧面直接接触。在图2A中的示例性配置中，间隔件131、132、133、134、135、136、137、138具有锥形轮廓。结果，接触插塞241、242、243、244、245的一些边缘在如图2所示的顶视平面图中在相应的间隔件132、133、134、135、136、137上方延伸(或重叠)。美国申请第14/598, 268号 (2015年1月16日提交并且具有代理人案号T5057-1131)中描述了根据一些实施例的SAC 的配置和/或制造工艺，其全部内容结合于此作为参考。
[0053]在图2A中的示例性配置中，省略了位于伪栅极12U124下方和周围的栅极介电层，并且伪栅极121、124的介电材料与相应的间隔件131、132、137、138的面对的面接触，且也与鳍115接触。在一些实施例中，在具有关于图2和图2A描述的布局或配置的半导体器件中获得关于图1、图1A和图1B描述和/或美国申请第14/598, 268号中描述的一个或多个效果。
[0054]图3是根据一些实施例的半导体器件的布局300的顶视图。在一些实施例中，图3中的布局300与图1中的布局100之间的差别包括一个或多个额外的伪栅极。例如，与布局100相比，布局300还包括伪栅极32U324和位于伪栅极32U324的相对两侧上的相应的间隔件331、332、337、338。伪栅极321邻近伪栅极121，其中伪栅极121定位在伪栅极 321和栅电极122之间。伪栅极324邻近伪栅极124,其中伪栅极124定位在伪栅极324和栅电极123之间。在图3中的示例性配置中，没有有源区终止于由伪栅极321和相应的间隔件33U332配置的伪栅极区中和/或由伪栅极324和相应的间隔件337、338配置的伪栅极区中。在一些实施例中，省略了伪栅极321、324中的至少一个。在一些实施例中，一个或多个另外的伪栅极邻近伪栅极32U324中的至少一个布置，例如，布置在图3中的伪栅极321 下方或伪栅极324之上。
[0055]在一些实施例中，Y方向上的伪栅极321、324中的至少一个的宽度Lg等于伪栅极 12U124和栅电极122、123中的至少一个的相应宽度。在至少一个实施例中，所有伪栅极 121、124、321、324和栅电极122、123在￥方向上均具有相同的宽度1^。在一些实施例中，伪栅极32U324中的一个和邻近的伪栅极12U124之间的Y方向上的中心至中心距离或间距等于栅电极122、123之间的Y方向上的间距。在至少一个实施例中，所有伪栅极121、124、 321、324和栅电极122、123彼此均间隔开相同的间距Sg。
[0056]在图3中的示例性配置中，伪栅极32U324是介电伪栅极。在一些实施例中，伪栅极321、324包括与伪栅极121、124相同的介电材料。在一些实施例中，伪栅极321、324包括与伪栅极12U124不同的介电材料。在至少一个实施例中，伪栅极32U324包括基于氧化物的电介质和/或高k介电材料。
[0057]在一些实施例中，伪栅极32U324中的至少一个由导电材料形成。导电伪栅极未配置为电连接至其他电路。在一些实施例中，导电伪栅极包括与栅电极122、123相同的导电材料。例如，在一个或多个实施例中，同时并且通过与栅电极122、123相同的工艺制造导电伪栅极。在一些实施例中，导电伪栅极包括与栅电极122、123不同的导电材料。例如，在一个或多个实施例中，导电伪栅极包括例如多晶娃的导电材料，而栅电极122、123包括如本文中描述的一种或多种金属材料。在至少一个实施例中，导电伪栅极包括化合物金属材料。在一些实施例中，在具有关于图3描述的布局或配置的半导体器件中获得关于图1、图 1A、图1B、图2和图2A描述的一个或多个效果。
[0058]图4是根据一些实施例的半导体器件的布局400的顶视图。布局400包括第一电路401和第二电路402。第一电路401和第二电路402通过区域403彼此间隔开，例如，区域403包括隔离结构。
[0059]在图4中的示例性配置中，第一电路401的布局与关于图1描述的布局100相同。 第二电路402包括具有鳍415、416、417的第一有源区411、具有鳍418、419、420的第二有源区412、栅电极423、多个伪栅极421、424、多个间隔件431、432、435、436、437、438以及多个接触区443、444、445。在至少一个实施例中，有源区41U412对应于有源区111、112， 鳍415-420对应于鳍115-120,栅电极423对应于栅电极123,伪栅极421、424对应于伪栅极121、124并且是介电伪栅极，间隔件431、432、435、436、437、438对应于间隔件131、132、 135、136、137、138,并且接触区 443、444、445 对应于接触区 143、144、145。
[0060]在图4中的示例性配置中，第一电路401的有源区与第二电路402的有源区对准并且间隔开。例如，第一电路401的鳍115在Y方向上与第二电路402的相应的鳍415对准并且通过区域403与鳍415间隔开。当一个鳍(例如，鳍415)位于另一鳍(例如，鳍115) 的虚线延伸线上时，认为鳍115和415对准。类似地，第一电路401的鳍116-120在Y方向上与第二电路402的相应的鳍416-420对准，并且通过区域403与相应的鳍416-420间隔开。在至少一个实施例中，区域403提供第一电路401和第二电路402之间的电隔离。
[0061]第一电路401具有对应于伪栅极121的边缘，并且第二电路402具有对应于伪栅极424的邻近的边缘。在一些实施例中，第一电路401和第二电路402的邻近的边缘之间的间距(例如，伪栅极121和424之间的Y方向上的中心至中心距离或间距)等于栅电极 122、123之间的Y方向上的间距和/或等于栅电极423和伪栅极424之间的Y方向上的间距。在至少一个实施例中，第一电路401和第二电路402的所有伪栅极和栅电极彼此间隔开相同的间距Sg。在一些实施例中，在具有关于图4描述的布局或配置的半导体器件中获得关于图1、图1A、图1B、图2、图2A和图3描述的一个或多个效果。
[0062]图5是根据一些实施例的半导体器件的布局500的顶视图。在一些实施例中，图5 中的布局500和图4中的布局400之间的差别在于布局500中省略了布局400的区域403。 布局500包括第一电路501和第二电路502。第一电路501对应于图4的第一电路401。第二电路502对应于图4的第二电路402，差别在于第二电路502中省略了第二电路402的伪栅极424和相应的间隔件437、438。第一电路501的伪栅极121和相应的间隔件131、132 代替了第二电路502中的省略的伪栅极424和相应的间隔件437、438。伪栅极121对应于彼此邻接的第一电路501和第二电路502的共同边缘。第一电路501具有对应于伪栅极 124的另一边缘，并且第二电路502具有对应于伪栅极421的另一边缘。
[0063]在一些实施例中，为了确保第一电路501的有源区和第二电路502的相应的有源区之间的电隔离，有源区终止于共同的介电伪栅极121的相应的边缘处或附近。在图5中的示例性配置中，鳍415的上边缘521终止于共同的伪栅极121的相应的下边缘531处，并且鳍115的下边缘522终止于共同的伪栅极121的相应的上边缘532处。结果，鳍415的上边缘521和鳍115的下边缘522通过共同的伪栅极121间隔开并且电隔离。类似地，鳍 116-120的下边缘终止于共同的伪栅极121的上边缘532处，并且通过共同的伪栅极121与鳍416-420的相应的上边缘间隔开和电隔离，鳍416-420的相应的上边缘终止于共同的伪栅极121的下边缘531处。
[0064]在图5中的示例性配置中，鳍115-120的上边缘终止于伪栅极124的下边缘处，并且鳍415-420的下边缘终止于伪栅极421的上边缘处。其他布置在各个实施例的范围内。 例如，在至少一个实施例中，如布局400中，鳍115-120的上边缘向上延伸超出伪栅极124 的下边缘，和/或鳍415-420的下边缘向下延伸超出伪栅极421的上边缘。
[0065]关于图5描述的配置是实例。其他布置在各个实施例的范围内。例如，在一些实施例中，布局500中的接触区141、142、143、144、145、443、444、445中的一个或多个是如关于图2和图2A描述的SAC。在一些实施例中，一个或多个另外的伪栅极布置为邻近伪栅极 124和/或伪栅极421。例如，类似于关于图3描述的伪栅极324的另外的伪栅极布置在布局500中的伪栅极124之上并且邻近布局500中的伪栅极124。另一实例，类似于关于图3 描述的伪栅极321的另外的伪栅极布置在布局500中的伪栅极421下方并且邻近布局500 中的伪栅极421。在一些实施例中，一个或多个另外的伪栅极由介电材料形成。在一些实施例中，一个或多个另外的伪栅极由导电材料形成。
[0066]图5A是根据一些实施例的沿着图5中的线A-A’截取的半导体器件500A的截面图。在图5A中的示例性配置中，如关于图2A描述的，伪栅极12U124和421包括填充相应的间隔件131、132、137、138、431、432之间的空间并且与相应的鳍115、415接触的介电材料。其他布置在各个实施例的范围内。例如，在一个或多个实施例中，如关于图1A描述的， 栅极介电层布置在伪栅极12U124和421中的至少一个周围。在图5A中的示例性配置中， 栅极介电层579布置在一侧上的栅电极423和另一侧上的相应的间隔件435、436和相应的鳍415之间。在一些实施例中，栅极介电层579包括与对应于栅电极122、123的栅极介电层178、179相同的介电材料。在一些实施例中，栅极介电层579包括与栅极介电层178、179 不同的介电材料。
[0067]在图5A中的示例性配置中，鳍115、415终止于共同的伪栅极121的相应的边缘处。例如，鳍415的端部521终止于共同的伪栅极121的边缘531处并且与共同的伪栅极 121的边缘531接触。鳍115的端部522终止于共同的伪栅极121的边缘532处并且与共同的伪栅极121的边缘532接触。伪栅极121的边缘53U532位于伪栅极121的下部处，伪栅极121的下部位于鳍115的上部和鳍415的上部之间并且电隔离鳍115的上部和鳍415 的上部。隔离结构175的部分575布置在鳍115的下部和鳍415的下部之间并且电隔离鳍 115的下部和鳍415的下部。伪栅极121还具有布置在相应的间隔件131、132之间的上部。 伪栅极121的上部和下部彼此是连续的。伪栅极121的底面与隔离结构175的部分575的顶面接触。
[0068]在至少一个实施例中，通过在如关于图5描述的邻接的电路的共同的边缘处配置介电伪栅极，减小了半导体器件的布局中的伪栅极的数量。在至少一个实施例中，与布局 400相比，布局500实现了面积减小达10%。结果，在一个或多个实施例中，可获得制造成本更低和/或制造时间更短的更紧凑的半导体器件。在一些实施例中，在具有关于图5和图5A描述的布局或配置的半导体器件中获得关于图1、图1A、图1B、图2、图2A、图3和图4 描述的一个或多个效果。
[0069]图6A至图6F是根据一些实施例的处于半导体器件的各个制造阶段的半导体器件的截面图。沿着图5中的类似于线A-A’的剖面线截取图6A至图6F中的截面图。在关于图6A至图6F描述的示例性配置中，半导体器件包括FinFET器件。诸如平面M0S器件的其他布置在各个实施例的范围内。
[0070]如图6A所示，在衬底174中形成n阱区113。也在衬底174中形成p阱区114 (图 6A中未示出)。在至少一个实施例中，通过离子注入以相应的n型和p型掺杂剂掺杂衬底 174形成n讲区113和p讲区114。示例性p型掺杂剂包括但不限于硼或BF2。示例性n型掺杂剂包括但不限于磷和砷。
[0071]在n阱区113和p阱区114上方形成多个鳍。图6A示出了位于n阱区113上方的鳍615。鳍的示例性材料包括但不限于硅、锗或化合物半导体。通过包括但不限于沉积、 光刻和/或蚀刻工艺的一个或多个合适的工艺形成鳍。在实例中，通过图案化和蚀刻硅衬底174的部分来形成鳍。在另一实例中，通过图案化和蚀刻沉积在绝缘层上面的硅层(例如，SOI衬底的硅-绝缘体-硅堆叠件的上部硅层)来形成鳍。
[0072]在衬底174上方形成一个或多个隔离结构175以限定和电隔离鳍。在一个实例中， 隔离结构175包括硅的局部氧化(L0C0S)和/或浅沟槽隔离(STI)区。隔离结构175的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或它们的组合。在实例中，隔离结构175的形成包括例如通过化学汽相沉积(CVD) 工艺用介电材料填充鳍之间的沟槽。在一些实施例中，填充的沟槽具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。在至少一个实施例中，从隔离结构175暴露的鳍的高度介于25nm和50nm之间。
[0073]在至少一个实施例中，在形成隔离结构175之后实施p型物质掺杂工艺和n型物质掺杂工艺。P型物质掺杂工艺包括用于诸如NM0SFET的n型器件的p阱光刻图案化、p阱掺杂形成和P型沟道掺杂。n型物质掺杂工艺包括用于诸如PM0SFET的p型器件的n阱光刻图案化、n阱掺杂形成和n型沟道掺杂。
[0074]在衬底174上方形成横跨鳍的多个栅极621、622、623、624、641、643。栅极的示例性材料包括但不限于多晶硅和均匀或非均匀掺杂的掺杂的多晶硅。在一个或多个实施例中，掺杂多晶硅以用于先栅极工艺中的适当的导电性，其中，栅极622、623、643中的一个或多个保留并且配置制造的半导体器件中的相应的栅电极122、123、423。在一个或多个实施例中，未掺杂多晶硅，其中，栅极621、622、623、624、641、643中的一个或多个是将在栅极替换(后栅极)工艺中被替换的牺牲栅极。栅极621、622、623、624、641、643在本文中称为多晶硅栅极。在一些实施例中，栅极介电层形成在多晶硅栅极下方。在一个或多个实施例中， 通过以低压化学汽相沉积(LPCVD)工艺或等离子体增强化学汽相沉积(PECVD)工艺在衬底 174上方沉积多晶硅层来形成多晶硅栅极，其中鳍和隔离结构175位于衬底174上。在实例中，通过诸如旋涂的合适的工艺在多晶硅层上方形成光刻胶的层。通过适当的光刻图案化工艺图案化光刻胶的层以形成图案化的光刻胶部件。然后通过干蚀刻工艺将图案化的光刻胶部件转移至下面的多晶硅层以形成多晶硅栅极。此后剥离图案化的光刻胶层。
[0075]在另一实例中，在多晶硅层上方形成第一硬掩模层，在硬掩模层上方形成图案化的光刻胶层，并且将光刻胶层的图案转移至第一硬掩模层和多晶硅层。结果，形成多晶硅栅极和位于多晶硅栅极的顶面上方的相应的硬掩模。硬掩模的示例性材料包括但不限于氧化硅、氮化硅、氮氧化硅和/或其他合适的介电材料。在一个或多个实施例中，通过诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的方法形成硬掩模层。
[0076]在相应的多晶硅栅极的侧壁上方形成多个间隔件。在至少一个实施例中，在多晶硅栅极的侧壁上方形成的间隔件对应于关于图1、图1A、图1B、图4、图5和图5A描述的间隔件 131-138、431、432、435、436、437、438。例如，在图 6A 中标示了间隔件 131-138、431、432、 435、436。在一个实例中，介电层形成在多晶硅栅极和衬底174上方并且覆盖多晶硅栅极的侧壁。示例性介电材料包括但不限于氧化硅、氮化硅和氮氧化硅。通过CVD、PVD、原子层沉积(ALD)或其他合适的技术形成介电层。对介电层实施各向异性蚀刻以在相应的多晶硅栅极的相对侧壁上形成间隔件对。
[0077]在鳍上方以及在邻近的多晶硅栅极的面对的间隔件之间形成源极/漏极(S/D) 区。在一个或多个实施例中，使邻近的多晶硅栅极的面对的间隔件之间的鳍(例如，鳍615) 的部分凹进以形成底面低于鳍615的顶面的S/D空腔。例如，将位于多晶硅栅极和间隔件的顶部上的硬掩模用作蚀刻掩模，实施偏置蚀刻工艺以形成S/D空腔。如本文中描述的，在形成S/D空腔之后，通过在S/D空腔中外延生长应变材料而产生S/D区。在一些实施例中，用 HF或其他合适的溶液实施预清洗工艺以清洗S/D空腔。然后，通过LPCVD工艺选择性地生长诸如硅锗(SiGe)的应变材料以填充S/D空腔。例如，在图6A中标示了 S/D区181、183、 185、583、585。
[0078]在其上具有多晶硅栅极、间隔件、鳍和S/D区的衬底174上方沉积ILD层676 (在图6A中标示为“ILD0”)。ILD0层676的示例性材料包括但不限于氧化硅、旋涂玻璃(S0G)、 氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅、其他合适的介电材料和/或它们的组合。在一些实施例中，通过高密度等离子体(HDP)工艺形成ILD0层676。在一个或多个实施例中， 通过化学机械抛光(CMP)工艺平坦化ILD0层676以去除位于多晶硅栅极的顶部上的ILD0 层676和硬掩模的厚度，并且以暴露出多晶硅栅极的顶面。如图6A所示，获得产生的结构 600A〇
[0079]如图6B所示，去除对应于制造在半导体器件中的介电伪栅极的多晶硅栅极。在至少一个实施例中，通过诸如旋涂的合适的工艺在结构600A上方沉积光刻胶层677 (图6B 中标示为“PR”)。图案化光刻胶层677以在将形成介电伪栅极的多晶硅栅极624、621、641 上方形成开口 678、679、680。光刻胶层677覆盖对应于制造的半导体器件中的栅电极的多晶硅栅极623、622、643。例如，通过湿蚀刻和/或干蚀刻工艺去除暴露的多晶硅栅极624、 621、641以在相应的间隔件对(为了简化，在图6B中未用参考标号标不)之间形成相应的开口 681、682、683。在多晶硅栅极蚀刻中，光刻胶层677和ILD0层676用作蚀刻掩模。在至少一个实施例中，形成在多晶硅栅极624、621、641下方的栅极介电层保留在相应的间隔件对之间的开口 681、682、683中。在至少一个实施例中，去除形成在多晶硅栅极624、621、 641下方的栅极介电层以暴露出下面的鳍615和隔离结构175的部分。如图6B所示，获得产生的结构600B。
[0080]在一个或多个实施例中，实施选择性鳍蚀刻工艺以将鳍分成较小的鳍，从而用于不同电路。例如，如图6C所示，实施Si蚀刻工艺以进一步加深开口 682并且至少部分地去除鳍615的部分。获得产生的开口 684,并且将鳍615分裂成鳍115和415。在至少一个实施例中，鳍蚀刻工艺包括:使用与关于图6B描述的多晶硅栅极蚀刻中使用的蚀刻掩模相同的蚀刻掩模(即，光刻胶层677和ILD0层676)的自对准蚀刻。结果，在至少一个实施例中， 额外的掩模和相关的成本是可避免的。在至少一个实施例中，省略描述的选择性鳍蚀刻工艺。如图6C所示，获得产生的结构600C。在至少一个实施例中，省略关于图6C描述的选择性鳍蚀刻工艺。
[0081]如图6D所示，介电材料685形成在结构600C上方并且填充开口 681、683、684。如图6D所示，获得产生的结构600D。
[0082]如图6E所示，实施CMP工艺以平坦化沉积的介电材料685。保留在开口 681、683、 684中的介电材料配置如本文中描述的相应的介电伪栅极124、121和421。如图6E所示， 获得产生的结构600E。在至少一个实施例中，省略关于图6E描述的CMP工艺。
[0083]如图6F所示，选择性地去除多晶硅栅极623、622、643以形成暴露出下面的鳍的开口。相应的替换栅电极123、122、423的一种或多种导电材料填充开口，该开口位于先前形成在多晶硅栅极下方的剩余的栅极介电层上方。在至少一个实施例中，也去除形成在多晶硅栅极下方的栅极介电层，并且在相应的间隔件对之间的开口中沉积新的栅极介电层。在一些实施例中，栅电极123、122、423的导电材料包括如本文中描述的功函层和/或接触层。 实施平坦化工艺以去除位于栅电极123、122、423外部的导电材料。如图6F所示，获得产生的结构600F。
[0084]在一个或多个实施例中，实施进一步的工艺，诸如栅极接触件形成工艺和S/D接触件形成工艺。在美国申请第14/598, 268号中描述了栅极接触件形成工艺和S/D接触件形成工艺的实例，其全部内容结合于此作为参考。在一些实施例中，关于图6A至图6F描述的制造工艺适用于如本文中描述的关于图1A、图1B、图2A和图5A描述的半导体器件。
[0085]图7是根据一些实施例的制造半导体器件的方法700的流程图。
[0086]在操作705中，去除多个栅极中的第一栅极以暴露出第一栅极下方的有源区的第一部分。例如，如关于图6A至图6C描述的，去除多晶娃栅极624、621、641以形成开口 681、 682/684、683,开口 681、682/684、683暴露出有源区的第一部分或鳍615。在至少一个实施例中，与操作705 —起实施用于栅电极的端切去除工艺。实施端切去除或图案化工艺以限定一个或多个栅电极的的端部。根据一些实施例的制造工艺还包括实施的线切图案化工艺以限定一个或多个栅电极的栅极线。
[0087]在操作715中，在有源区的暴露的第一部分上方形成介电伪栅极。例如，如关于图 6D至图6E描述的，在鳍615的暴露区域上方的开口 681、682/684、683中形成介电伪栅极 124、121、421〇
[0088]在操作725至操作735中，去除多个栅极中的第二栅极以暴露出第二栅极下方的有源区的第二部分，并且在有源区的暴露的第二部分上方形成栅电极。例如，如关于图6F 描述的，选择性地去除多晶硅栅极623、622、643以形成暴露出下面的鳍的开口，并且在下面的鳍的暴露部分上方的开口中填充相应的栅电极123、122、423。
[0089]结合不同部件和/或不同实施例的实施例在本发明的范围内，并且对于阅读各个实施例之后的本领域普通技术人员将是显而易见的。
[0090]—些实施例提供了一种半导体器件或半导体器件布局，其中，伪栅极由介电材料形成。结果，在一个或多个实施例中，减小了电容和栅极电介质击穿的风险，从而改进了可靠性、性能和功耗中的一个或多个。
[0091]在一些实施例中，一种半导体器件的布局存储在非暂时性计算机可读介质上。该布局包括在第一方向上延伸的有源区、在第二方向上延伸并且横跨有源区的栅电极以及在第二方向上延伸的伪栅极。伪栅极邻近栅电极。伪栅极是介电伪栅极。
[0092]在上述布局中，还包括:晶体管，包括所述有源区和所述栅电极，其中，所述晶体管具有形成在所述栅电极和所述伪栅极之间的所述有源区上方的源极区或漏极区。
[0093]在上述布局中，还包括:间隔件，在所述第二方向上并且在所述栅电极和所述伪栅极的侧壁上方延伸，其中，所述伪栅极包括填充在相应的间隔件之间的空间中的至少一种介电材料。
[0094]在上述布局中，还包括:间隔件，在所述第二方向上并且在所述栅电极和所述伪栅极的侧壁上方延伸，其中，所述伪栅极包括填充在相应的间隔件之间的空间中的至少一种介电材料，所述布局还包括:伪栅极区，包括所述伪栅极和相应的间隔件，其中，所述有源区终止于所述伪栅极区中。
[0095]在上述布局中，还包括:另外的栅电极，在所述第二方向上延伸并且横跨所述有源区，其中，所述栅电极位于所述另外的栅电极和所述伪栅极之间，并且所述栅电极和所述伪栅极之间的距离等于所述栅电极和所述另外的栅电极之间的距离。
[0096]在上述布局中，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间。
[0097]在上述布局中，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间，所述另外的伪栅极是介电伪栅极。
[0098]在上述布局中，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间，所述另外的伪栅极是导电伪栅极。
[0099]在上述布局中，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间，所述栅电极和所述伪栅极之间的距离等于所述伪栅极和所述另外的伪栅极之间的距离。
[0100]在上述布局中，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间，所述布局还包括:另外的栅电极，在所述第二方向上延伸并且邻近所述另外的伪栅极；以及另外的有源区，在所述第一方向上延伸并且横跨所述另外的栅电极，其中，所述有源区和所述另外的有源区在所述第一方向上彼此对准并且间隔开，并且所述另外的伪栅极位于所述另外的栅电极和所述伪栅极之间。在一些实施例中，一种半导体器件包括衬底、位于衬底上方并且在第一方向上延伸的第一有源区和第二有源区、位于衬底上方并且在第二方向上延伸的第一栅电极和第二栅电极、位于衬底上方的隔离结构、以及位于隔离结构上方并且在第二方向上延伸的伪栅极。第一栅电极和第二栅电极横跨相应的第一有源区和第二有源区。伪栅极是介电伪栅极。 第一有源区和第二有源区在第一方向上对准，并且通过介电伪栅极彼此间隔开。
[0101]在上述半导体器件中，其中，所述第一有源区和所述第二有源区在所述第一方向上具有彼此面对的相对两端，并且所述介电伪栅极位于所述第一有源区和所述第二有源区的相对两端之间并且与所述第一有源区和所述第二有源区的相对两端接触。
[0102]在上述半导体器件中，还包括:多个间隔件，沿着相应的第一栅电极和第二栅电极以及介电伪栅极的侧面，其中，所述第一有源区和所述第二有源区在所述第一方向上具有彼此面对的相对两端，并且所述介电伪栅极包括填充以下空间的至少一种介电材料:第一空间，位于相应的间隔件之间，和第二空间，位于所述第一空间下方并且位于所述第一有源区和所述第二有源区的相对两端之间。
[0103]在上述半导体器件中，其中，所述第一方向上的所述第一栅电极或所述第二栅电极的宽度等于所述第一方向上的所述介电伪栅极的宽度。
[0104]在上述半导体器件中，其中，所述第一栅电极和所述介电伪栅极之间的距离等于所述介电伪栅极和所述第二栅电极之间的距离。
[0105]在上述半导体器件中，还包括:第一电路，包括所述第一有源区和所述第一栅电极；以及第二电路，包括所述第二有源区和所述第二栅电极，其中，所述第一电路和所述第二电路共享对应于所述介电伪栅极的共同的边缘，并且所述第一电路和所述第二电路中的至少一个具有:另外的边缘，在所述第一方向上与所述共同的边缘相对，另外的介电伪栅极，对应于所述另外的边缘，和间隔件，沿着所述另外的介电伪栅极的侧面，其中，相应的有源区终止于包括所述另外的介电伪栅极和相应的间隔件的介电伪栅极区中。
[0106]在上述半导体器件中，还包括:第一电路，包括所述第一有源区和所述第一栅电极；以及第二电路，包括所述第二有源区和所述第二栅电极，其中，所述第一电路和所述第二电路共享对应于所述介电伪栅极的共同的边缘，并且所述第一电路和所述第二电路中的至少一个具有:另外的边缘，在所述第一方向上与所述共同的边缘相对，另外的介电伪栅极，对应于所述另外的边缘，和间隔件，沿着所述另外的介电伪栅极的侧面，其中，相应的有源区终止于包括所述另外的介电伪栅极和相应的间隔件的介电伪栅极区中，所述半导体器件还包括:另一伪栅极，在所述第一方向上邻近所述另外的介电伪栅极。在根据一些实施例的制造半导体器件的方法中，去除位于衬底上方的多个栅极中的第一栅极以暴露出第一栅极下方的有源区的第一部分。在有源区的暴露的第一部分上方形成介电伪栅极。去除多个栅极中的第二栅极以暴露出第二栅极下方的有源区的第二部分。在有源区的暴露的第二部分上方形成栅电极。
[0107]在上述方法中，还包括:至少部分地去除所述有源区的所述暴露的第一部分，其中，形成所述介电伪栅极包括在通过所述部分地去除在所述有源区中形成的空间中形成所述介电伪栅极。
[0108]在上述方法中，还包括:至少部分地去除所述有源区的所述暴露的第一部分，其中，形成所述介电伪栅极包括在通过所述部分地去除在所述有源区中形成的空间中形成所述介电伪栅极，所述部分地去除包括使用与去除所述第一栅极相同的蚀刻掩模的自对准蚀刻工艺。上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种半导体器件的布局，所述布局存储在非暂时性计算机可读介质上并且包括: 有源区，在第一方向上延伸；栅电极，在第二方向上延伸并且横跨所述有源区；以及 伪栅极，在所述第二方向上延伸，所述伪栅极邻近所述栅电极，其中，所述伪栅极是介电伪栅极。2.根据权利要求1所述的布局，还包括:晶体管，包括所述有源区和所述栅电极，其中，所述晶体管具有形成在所述栅电极和所述伪栅极之间的所述有源区上方的源极 区或漏极区。3.根据权利要求1所述的布局，还包括:间隔件，在所述第二方向上并且在所述栅电极和所述伪栅极的侧壁上方延伸，其中，所述伪栅极包括填充在相应的间隔件之间的空间中的至少一种介电材料。4.根据权利要求3所述的布局，还包括:伪栅极区，包括所述伪栅极和相应的间隔件，其中，所述有源区终止于所述伪栅极区中。5.根据权利要求1所述的布局，还包括:另外的栅电极，在所述第二方向上延伸并且横跨所述有源区，其中，所述栅电极位于所述另外的栅电极和所述伪栅极之间，并且所述栅电极和所述伪栅极之间的距离等于所述栅电极和所述另外的栅电极之间的距离。6.根据权利要求1所述的布局，还包括:另外的伪栅极，在所述第二方向上延伸并且邻近所述伪栅极，其中，所述伪栅极位于所述另外的伪栅极和所述栅电极之间。7.根据权利要求6所述的布局，其中，所述另外的伪栅极是介电伪栅极。8.根据权利要求6所述的布局，其中，所述另外的伪栅极是导电伪栅极。9.一种半导体器件，包括:衬底；第一有源区和第二有源区，位于所述衬底上方并且在第一方向上延伸；第一栅电极和第二栅电极，位于所述衬底上方并且在第二方向上延伸，所述第一栅电 极和所述第二栅电极横跨相应的第一有源区和第二有源区；隔离结构，位于所述衬底上方；以及伪栅极，位于所述隔离结构上方并且在所述第二方向上延伸，其中，所述伪栅极是介电伪栅极，并且所述第一有源区和所述第二有源区在所述第一方向上对准，并且通过所述介电伪栅极 彼此间隔开。10.—种制造半导体器件的方法，所述方法包括:去除位于衬底上方的多个栅极中的第一栅极，其中，去除所述第一栅极暴露出所述第 一栅极下方的有源区的第一部分；在所述有源区的暴露的第一部分上方形成介电伪栅极；去除所述多个栅极中的第二栅极，其中，去除所述第二栅极暴露出所述第二栅极下方 的所述有源区的第二部分；以及在所述有源区的暴露的第二部分上方形成栅电极。
【文档编号】H01L21/336GK106024628SQ201510575485
【公开日】2016年10月12日
【申请日】2015年9月11日
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司