具有低关态损耗的SiC基超结IGBT的制作方法
【专利摘要】一种具有低关态损耗的SiC基超结IGBT的制作方法，所制作的SiC基超结IGBT具有低关态损耗，包括以下步骤：在SiC第二导电类型的衬底上外延生长第一导电类型的缓冲层；在缓冲层上形成呈横向交替性排列、含有第一导电类型的柱区和第二导电类型的柱区的漂移层；在漂移层上外延形成第二导电类型的体区层；通过离子注入或者外延生长在体区层上形成第一导电类型的源区，通过离子注入形成第二导电类型的基区；刻蚀SiC基片形成沟槽，沟槽的深度越过体区层而进入到柱区内；在沟槽中形成栅氧化层；在沟槽中形成栅电极；在源区和基区上形成源极金属接触，在SiC衬底的背面形成发射极金属接触，并形成欧姆接触；在栅电极和源极金属接触上淀积钝化层，并通孔金属互连。
【专利说明】
具有低关态损耗的S i C基超结IGBT的制作方法
技术领域
[0001]本发明涉及一种SiC基大功率器件的制作方法，具体涉及一种具有较低关态损耗的SiC基超结绝缘栅双极晶体管(SJIGBT)器件的制作方法。
【背景技术】
[0002]第三代半导体碳化硅(SiC)相比于传统意义的Si具有优越的物理和电学特性，如宽带隙、高击穿场强、高热导率等特点。因而SiC基大功率器件可以使得Si功率器件所面临的高动态损耗和静态损耗的问题得以缓和，并在高功率、高频、高温电力电子领域占据核心地位。
[0003]尽管Si基的超结MOSFET等功率器件已经发展若干年，但其面临的电荷不平衡问题限制了 Si基超结器件在更高电压领域的应用。近年来，SiC工艺技术的不断发展使得在SiC基器件中出现一些超结结构。为了满足大电流、大电压的功率需求，一种新的SiC基超结IGBT结构可以具有更薄的外延层厚度、更有效的电导调制相应。而功率IGBT器件在阻性负载的特殊应用场合，如燃烧炉、空间加热元件等，更多地关注其关态损耗。除了通过减小材料的少数载流子寿命的方法来降低关态损耗外，需要寻求一种SiC基超结结构参数上的设计，既可以应用于高功率领域，又可以满足低关态损耗的需求。
【发明内容】
[0004]针对上述问题，本发明的目的在于，提供一种SiC基超结I GBT器件的制作方法，使得所制作的Si C基超结绝缘栅双极晶体管满足低关态损耗的需求。
[0005]为了实现上述发明目的，本发明提供一种具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于，包括以下步骤:在SiC第二导电类型的衬底上外延生长第一导电类型的缓冲层;在所述第一导电类型的缓冲层上形成呈横向交替性排列、含有第一导电类型的柱区和第二导电类型的柱区的漂移层;在包含所述第一导电类型的柱区和第二导电类型的柱区的漂移层之上外延形成第二导电类型的体区层;通过离子注入或者外延生长在所述第二导电类型的体区层上形成第一导电类型的源区，进而通过离子注入形成第二导电类型的基区；刻蚀SiC基片形成沟槽，所述沟槽的深度越过所述第二导电类型的体区层而进入到所述第一导电类型的柱区内；在所述沟槽中形成栅氧化层;在已形成所述栅氧化层的所述沟槽中形成栅电极;在所述第一导电类型的源区和第二导电类型的基区之上形成源极金属接触，在所述SiC第二导电类型的衬底的背面形成发射极金属接触，并使其形成欧姆接触；以及在所述栅电极和源极金属接触之上淀积钝化层，并通孔金属互连。
[0006]另外，优选在所述第一导电类型的缓冲层上形成呈横向交替性排列、含有第一导电类型的柱区和第二导电类型的柱区的漂移层的步骤进一步包括以下步骤:a)在所述第一导电类型的缓冲层上外延生长第一导电类型的初始漂移层;b)在所述第一导电类型的初始漂移层上沉积掩膜介质，实施光刻图形化，刻蚀所述掩膜介质形成掩膜层；以及c)利用加速高能量，多次注入掺杂形成第二导电类型的漂移层，所述a?c的步骤重复进行，直至最终形成的所述第一导电类型的柱区和所述第二导电类型的漂移层的厚度达到预定的厚度。
[0007]另外，优选在所述第一导电类型的缓冲层上形成呈横向交替性排列、含有第一导电类型的柱区和第二导电类型的柱区的漂移层的步骤进一步包括以下步骤:在所述第一导电类型的缓冲层上外延生长第一导电类型的初始漂移层;在所述第一导电类型的初始漂移层上沉积掩膜介质，实施光刻图形化，刻蚀所述掩膜介质形成掩膜层;刻蚀所述第一导电类型的初始漂移层，形成沟槽，刻蚀深度截止于所述第一导电类型的缓冲层；以及去除所述掩膜层，选择性的外延生长第二导电类型的漂移层，最终所述第二导电类型的漂移层填充所述沟槽。
[0008]另外，优选所述SiC第二导电类型的衬底的掺杂浓度为9X 118Cnf3?I X 120Cm"3，所述第一导电类型的缓冲层的掺杂浓度为8X 117Cnf3?1.2X1018cm—3，所述第一导电类型的缓冲层的厚度为I?2μπι，所述第一导电类型的柱区的掺杂浓度为8 X 115CnT3?5 X1016011—3，厚度为14?164111，所述第二导电类型的柱区的掺杂浓度为7.8\1015011—3?5.1\1016cm—3，所述第一导电类型的柱区和所述第二导电类型的柱区所决定的半元胞宽度是5?7μπι0
[0009]另外，优选所述SiC第二导电类型的衬底的掺杂浓度为IX 118Cnf3?3 X 118Cnf3，所述第一导电类型的缓冲层的掺杂浓度为2Χ 117Cnf3?3X1017cm—3，所述第一导电类型的缓冲层的厚度为I?2μπι，所述第一导电类型的柱区的掺杂浓度为2 X 115Cnf3?3 X 1015cm—3，厚度为50?55μπι，所述第二导电类型的柱区的掺杂浓度为1.5 X 115Cnf3?3.5 X 1015cm—3，所述第一导电类型的柱区和所述第二导电类型的柱区所决定的半元胞宽度是10?12μπι。
[0010]另外，优选所述SiC第二导电类型的衬底的掺杂浓度为6.5 X 117Cnf3?8.5 X117Cnf3，所述第一导电类型的缓冲层的掺杂浓度为1.8 X 117Cnf3?2.2 X 117Cnf3，所述第一导电类型的缓冲层的厚度为I?2μπι，所述第一导电类型的柱区的掺杂浓度为2 X 115Cnf3?4 X 1015cm—3，厚度为95?ΙΟΟμπι，所述第二导电类型的柱区的掺杂浓度为1.8 X 115Cnf3?4.2X1015cm—3，所述第一导电类型的柱区和所述第二导电类型的柱区所决定的半元胞宽度是20?24um。
[0011]另外，优选所述第一导电类型的柱区和第二导电类型的柱区的宽度相同。
[0012]另外，优选所述第一导电类型的源区的掺杂浓度为1.0X 102%Γ3?1.0X 1021cnf3，深度为0.2?0.5μπι，所述第二导电类型的基区的掺杂浓度为1.0 X 119Cnf3?1.0 X 120Cm"3，深度为0.2?0.5μηι。
[0013]另外，优选所述源极金属接触(10)为60?10nm的N1、20?40nm的T1、60?10nm的
Al的多层金属，所述源极金属接触(10)覆盖所述第一导电类型的源区(6)和第二导电类型的基区(7)。
[0014]本发明具有以下的有益效果:a、相比于Si基超结功率器件，其阻断电压受电荷不平衡的波动影响较小。因而使得工艺过程的考虑因素减少。b、由于采用超结结构，同等阻断电压下所需的耐压层厚度更薄，耐压层掺杂更高，因而具有较低的通态损耗。C、基于优化的发射极掺杂浓度，其具有最低的关态损耗，有利于器件动态性能的提升。d、通过优化阳极注入效率、缓冲层掺杂和厚度等参数，调节电导调制效应，使得中等电压和高压领域中的外延层导电载流子类型不同。因而这种超结IGBT具有不同温度系数的关态损耗，对保护电路的设计具有参考意义。e、SiC基超结IGBT采用沟槽型的栅结构，有利于器件元胞结构的优化，以及部分掺杂采用外延生长的方法，减少常规功率器件中阱区或源区的离子注入工艺，从而降低对晶片的晶格损伤，提高器件通态特性和良率。
【附图说明】
[0015]图1是本发明的具有低关态损耗的SiC基超结IGBT的制作方法的流程图。
[0016]图2?图9是本发明的具有低关态损耗的SiC基超结IGBT的制作方法的各个步骤的示意图。其中，图2是在SiC衬底上制作缓冲层的示意图。图3是在缓冲层上制作漂移层的示意图。图4.1?图4.3是制作漂移层的两种方法的示意图。图5是制作体区层的示意图。图6?图7是在体区层上制作源区和基区的示意图。图8是制作沟槽的示意图。图9是制作栅氧化层和栅电极的示意图。图10是制作源极金属接触和发射极金属接触的示意图。图11是钝化及金属互连的示意图。
【具体实施方式】
[0017]为进一步说明本发明的技术内容，以下结合实施例及附图进行详细说明。以第一导电类型为η型，第二导电类型为P型为例来说明本发明的具有低关态损耗的SiC基超结IGBT的制作方法。
[0018]图1是本发明的具有低关态损耗的SiC基超结IGBT的制作方法的流程图。以下结合图2?图9对图1的流程图的各步骤进行说明。
[0019]S1:形成η+型缓冲层。参照图2，在SiC的ρ+型衬底I上外延生长η+型缓冲层2。
[0020]S2:形成漂移层。参照图3，在η+型缓冲层2上制作出呈横向交替性排列、含有η-型柱区3和ρ-型柱区4的漂移层。其中η-型柱区3和ρ-型柱区4的宽度相同，净掺杂浓度近似相同。
[0021]S3:形成ρ型体区层。参照图5，利用化学气相沉积或其他外延生长材料的方法在漂移层上外延生长P型体区层5。
[0022]S4:形成η+源区和ρ+基区。参照图5和图6，在ρ型体区层5内通过离子注入形成η+源区6和ρ+基区7。或者，也可以通过步骤S3的外延生长方法生长形成η+源区6，这样可以减少注入次数。
[0023]S5:形成沟槽。参照图8，干法刻蚀SiC基片，形成沟槽701。所刻蚀的沟槽701的深度需越过P型体区层5底部而深入到η-型柱区3层内。
[0024]S6:形成栅氧化层。参照图9，将SiC基片干氧氧化并退火，最终形成栅氧化层8。
[0025]S7:形成栅电极。参照图9，利用各向同性沉积技术填充沟槽701，回刻填充物，并再次沉积并回刻，直至平坦化并仅仅保留沟槽部分的栅电极9。
[0026]S8:形成源极金属接触和发射极金属接触。参照图10，在开口区沉积多层金属，剥离形成源极金属接触10，源极金属接触10需覆盖η+源区6和ρ+基区7。在SiC的ρ+型衬底的背面形成发射极金属接触，并使其形成欧姆接触。
[0027]S9:淀积钝化层并通孔金属互连。参照图11，在源极金属接触10、栅电极9之上沉积钝化层12，刻蚀钝化层12形成金属通孔13，进而在钝化层12之上淀积厚金属层，并光刻图形化，互连形成金属pad区域14，完成器件制备。
[0028]本发明设计的SiC的ρ+型衬底I的掺杂浓度、η+型缓冲层2的掺杂浓度与厚度、η-型柱区3、p-型柱区4的掺杂浓度与厚度可以根据不同的器件耐压等级要求而设定。以下为具体的实施例。
[0029]第一实施例
[0030]在制作本发明的具有低关态损耗的SiC基超结IGBT之前先RCA清洗SiC的ρ+型衬底1(参照图2)。具体为:
[0031](a)依次用丙酮和乙醇超声清洗，再用去离子水冲洗。
[0032](b)将有机超声后的SiC的衬底I放在浓硫酸和双氧水溶液中至少煮lOmin。
[0033](c)将煮过浓硫酸的衬底I依次用一号液和二号液分别煮1min以上，再用去离子水冲洗干净后用氮气吹干待用。一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液，
[0034](d)将冲洗后的衬底放入氢氟酸内浸泡至少lmin，去除表面氧化层。
[0035]其中ρ+型衬底I的掺杂浓度需满足特定的值，以满足一定的注入效率，大致为9X118Cnf3?I X lO'm'SiC的ρ+型衬底I可以经过机械加工和化学反应的方法对样品进行一系列的减薄、研磨、抛光、清洗等工艺，使样品表面达到所需要的厚度、平整度。
[0036]S1:参照图2，利用化学气相沉积或其他外延生长材料的方法在SiC的ρ+型衬底I上外延生长η+型缓冲层2。外延生长的源为硅烷或三氯氢硅、乙烯等或丙烷等，η+型缓冲层2的厚度为I?2μπι，η+型缓冲层2的掺杂浓度为8 X 117Cnf3?1.2 X 1018cm—3，掺杂源为氨气等气源，外延生长温度为1500 °C?1700 °C。
[0037]S2:参照图3，利用外延生长材料的方法或结合其他方法在步骤SI所制作的η+型缓冲层2上制作出呈横向交替性排列、含有η-型柱区3和ρ-型柱区4的漂移层。η-型柱区3的掺杂浓度为8 X 115Cnf3?5 X 116Cnf3，厚度为14?16μπι，ρ-型柱区4掺杂浓度为7.8 X 1015cm"3?5.1 X 1016cm—3。!!-型柱区3和ρ-型柱区4的掺杂浓度需满足电荷平衡，η-型柱区3和ρ-型柱区4具有相同的宽度。其中η-型柱区3和ρ-型柱区4所决定的半元胞宽度可以是5?7μπι。含有η-型柱区3和ρ-型柱区4的漂移层的制作方法举例如下。
[0038]方法一
[0039](a)参照图4.1，利用化学气相沉积或其他外延生长材料的方法外延生长初始η-型漂移层30。外延生长方法与步骤SI相同，η-型漂移层30的掺杂浓度为8 X 115Cnf3?5 X1016cm-3。
[0040](b)参照图4.2，利用物理和化学气相沉积方法沉积较厚的二氧化硅或多晶硅或金属介质等掩膜介质，实施光刻图形化，干法刻蚀掩膜介质从而形成离子注入掩膜层301。
[0041](c)参照图4.2，利用加速高能量，如I?7MeV，多次注入掺杂形成ρ-型漂移层40，利用光刻标记控制所形成的η-型柱区3、p-型柱区4的排列宽度。ρ-型漂移层40的注入掺杂杂质可以是Al或B，所注入的杂质浓度需补偿(a)中η型漂移层的掺杂并呈现ρ型。
[0042](d)参照图3，重复(a)?(C)的过程直至含有η-型柱区3和ρ-型柱区4的漂移层满足步骤S2的参数要求。高温激活注入的离子，高温激活方法参看后续步骤中的方法，最终在η+型缓冲层2上制作出呈横向交替性排列、且含有η-型柱区3和ρ-型柱区4的漂移层。η-型柱区3的掺杂浓度为8 X 115CnT3?5 X 116CnT3，厚度为14?16μπι，ρ-型柱区4掺杂浓度为7.8 X115Cnf3?5.1 X 116Cnf3，η-型柱区3、ρ-型柱区4的掺杂需满足电荷平衡，η-型柱区3和ρ-型柱区4具有相同的宽度，其中η-型柱区3和ρ-型柱区4所决定的半元胞宽度可以是5?7μπι。
[0043]方法二
[0044](a)参照图4.1，利用化学气相沉积或其他外延生长材料的方法外延生长初始η-型漂移层30，外延生长方法与步骤SI相同，η-型漂移层30的掺杂浓度为8 X 115Cnf3?5 X1016cm—3，η_型漂移层的厚度为14?16μηι。
[0045](b)参照图4.3，利用化学气相沉积或其他沉积材料的方法形成较厚刻蚀SiC的掩膜层401，刻蚀SiC的掩膜层401可以是厚的二氧化硅、或者是多晶硅与氧化硅的叠层介质、或者是其他N1、Ti等的金属介质，光刻图形化，物理或化学刻蚀掩膜层401。
[0046](c)参照图4.3，干法刻蚀SiC的η-型漂移层，形成较深的沟槽402，刻蚀深度截止于图2的η+型缓冲层2，刻蚀宽度Wl与台面宽度W2保持一致，干法刻蚀SiC的方法参看后续步骤中的方法。
[0047](d)参照图3，去除刻蚀掩膜层401，选择性的外延生长ρ-型漂移层4，ρ_型漂移层4刚好填充所述方法二的(c)中所形成的沟槽402。所用掺杂源为三甲基铝等气源，外延生长温度为1500 °C?1700 °C，最终在η+型缓冲层2上制作出呈横向交替性排列、且含有η-型柱区3和ρ-型柱区4的漂移层，η-型柱区3的掺杂浓度为8 X 115Cnf3?5 X 1016cm—3，厚度为14?16μm，p-型柱区4的掺杂浓度为7.8 X 115Cnf3?5.1 X 1016cm—3，n_型柱区3、p-型柱区4的掺杂需满足电荷平衡，η-型柱区3和ρ-型柱区4具有相同的宽度，其中η-型柱区3和ρ-型柱区4所决定的半元胞宽度可以是5?7μηι。
[0048]方法三
[0049]可以组合方法一中的离子注入、方法二中的刻蚀并选择型外延，最终在η+型缓冲层2上制作出呈横向交替性排列、且含有η-型柱区3和ρ-型柱区4的漂移层。η-型柱区3的掺杂浓度为8 X 115Cnf3?5 X 116Cnf3，厚度为14?16μπι，ρ-型柱区4掺杂为7.8 X 1015cm—3?5.1XlO16CnT3，n-型柱区3、p-型柱区4的掺杂需满足电荷平衡，η-型柱区3和ρ-型柱区4具有相同的宽度，其中η-型柱区3和ρ-型柱区4所决定的半元胞宽度可以是5?7μπι。
[0050]需要指出的是方法一至方法三仅仅是举例说明形成含有η-型柱区3和ρ-型柱区4的漂移层的方法，其他类似的变形都包含在本发明保护的范围之内。
[0051]S3:参照图5，利用化学气相沉积或其他外延生长材料的方法在步骤S2的含有η-型柱区3和ρ-型柱区4的漂移层上外延生长ρ型体区层5。所用掺杂源为三甲基铝等气源，外延生长温度为1500°C?1700°C 4型体区层5的掺杂浓度为1.5 X 1015cm—3?4Χ 1017cm—3，ρ型体区层5的厚度为1.9?2.2μπι。
[0052]S4:参照图5，通过光刻图形转移，在ρ型体区层5的上面形成注入掩膜层60。注入掩膜层60可以是厚度在1.5μπι以上的二氧化硅或多晶硅介质，可以是约Ιμπι的Ti/Au或Al金属介质，也可以是硅化物和金属的组合介质。
[0053]参照图5，利用注入掩膜层60，分别通过注入能量为25keV、注入剂量为3.4 X1014cm—2，和注入能量为55keV、注入剂量为5.0 X 1014cm—2，以及注入能量为130keV，注入剂量为8.9 X 1014cm—2的三次氮原子注入，形成掺杂约为1.0 X 102Qcm—3?1.0 X 1021cm—3的η+源区6。11+源区6的厚度为0.2?0.5μπι，注入完成后清除注入掩膜，清洗基片，清除注入掩膜的方法包括利用HF等的湿法腐蚀液。
[0054]作为选择，η+源区6也可以按照步骤S3的方法通过化学气相沉积或物理气相沉积等薄膜沉积方法，外延生长在步骤S3的ρ型体区层5之上。外延生长的源为硅烷或三氯氢硅、乙烯等或丙烷等，η+源区6的深度为0.2?0.5μπι，η+源区6的掺杂浓度约为1.0 X 102Qcm—3?
1.0 X 1021cm—3，所用掺杂源为氨气等气源，外延生长温度为1500 °C?1700 °C。
[0055]参照图6，基于η+源区6是由高温离子注入的方法形成，则通过光刻图形转移，在P型体区层5的上面形成注入掩膜层50，注入掩膜层50可以是厚度在1.5μπι以上的二氧化硅或是多晶硅介质，可以是约Iym的Ti/Au或Al金属介质，也可以是硅化物和金属的组合介质。
[0056]参照图6，利用注入掩膜层50，分别通过注入能量为28keV、注入剂量为2.36 X1013cm—2，和注入能量为60keV、注入剂量为4.6父1013011—2，以及注入能量为1001?^、注入剂量为6.3 X 1013cm—2的三次Al原子注入，形成掺杂约为1.0 X 1019cm—3?1.0 X 102Qcm—3的p+基区7，p+基区7的深度为0.2?0.5μηι，注入原子也可以选择为B原子。
[0057]作为选择，若η+源区6是由外延生长的方法形成，则注入掩膜层50需位于η+源区6之上，注入剂量需提高一个数量级以上。
[0058]参照图7，去除注入掩膜，清洗表面，采用碳膜或AlN膜覆盖，硅烷抑制等方法在1600°C的高温，压力为600?700Torr下，退火半小时左右。激活以上所述的氮原子注入、Al或B原子注入，并去除退火完成后所覆盖于表面的碳膜、AlN膜等，清洗表面。
[0059]S5:参照图8，通过光刻图形转移，在P型体区层5和η+源区6之上形成刻蚀SiC的掩膜层70，掩膜层70可以是2μπι厚的二氧化硅或是多晶硅与氧化硅的叠层介质或其他Ni/Ti等的金属介质。
[0060]参照图8，通过掩膜层70，干法刻蚀SiC基片，形成沟槽701。干法刻蚀可以是反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等其他物理和化学刻蚀方法，刻蚀气体可以是SF6、02、Ar、CF4、CHF3、C4F8、Cl2、HBr等。所刻蚀的沟槽701的深度需越过P型体区层5底部而深入到η-型柱区3层内，沟槽701的宽度为2?3μπι。图中所展示的为半个沟槽701的宽度(以下相同位置的沟槽不在陈述)，沟槽701的外形可以是矩形或是具有圆弧化的底角结构，需由刻蚀条件决定。
[0061 ] S6:参照图9，去除掩膜层70，并标准清洗(RCA) SiC基片。SiC基片需在1100 °C左右的湿氧环境下氧化半个小时左右形成牺牲氧化层，并通过稀释的HF超声漂洗去除所述牺牲氧化层。所形成的清洁SiC基片在1200°C?1300°C的条件下干氧氧化2?3小时左右，并在1200°C?1300°C的温度和NO气氛条件下退火2?3小时，最终形成60?10nm厚度的栅氧化层8。
[0062]S7:参照图9，利用各向同性沉积技术填充步骤S5所形成的沟槽701，形成栅电极9。填充物可以是具有高电导的掺杂多晶硅或硅化物，利用干法刻蚀等手段回刻所沉积的填充物，再次沉积并回刻，直至平坦化并仅仅保留沟槽部分的栅电极9。
[0063]S8:参照图10，光刻图形化，并用稀释的HF去除开口区的氧化层，利用电子束蒸发或派射等薄膜沉积方法，依次淀积60?10nm N1、20?40nm T1、60?10nm Al的多层金属，剥离形成源极金属接触10或称作阴极，源极金属接触10需覆盖η+源区6和p+基区7。作为选择，源极金属接触10可以是AlT1、N1、TiW等其他金属组合。
[0064]参照图10，涂胶保护正面的源极金属接触10，并用稀释的HF去除P型衬底I背面的氧化层，利用电子束蒸发或派射等薄膜沉积方法在背面淀积20nm厚的AlTi或300?400nm的Ni金属层作为发射极金属接触11或称作阳极。作为选择，发射极金属接触11可以是AlT1、N1、TiW、AlTi等其他金属组合。
[0065]参照图10，在犯环境下，900°C?1100°C退火所形成的源极金属接触10、发射极金属接触11，时间为I分钟?3分钟，退火气氛可以是Ar或者H2+N2。
[0066]S9:参照图11，利用物理气相沉积或化学气相沉积或其他沉积方法，在源极金属接触10、栅电极9之上沉积Ιμπι以上的Si02/Si3N4作为钝化层12。
[0067]参照图11，光刻图形化，选择刻蚀气体干法刻蚀钝化层，形成金属通孔13。刻蚀方法可以是反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等物理和化学刻蚀方法，刻蚀气体可以是氟基的气体。利用电子束蒸发或溅射等薄膜沉积方法在钝化层12之上淀积1.5μπι的厚金属层，并光刻图形化，互连形成金属pad区域14，完成器件制备。
[0068]需要指出的是，步骤SI?步骤S9仅仅是器件有源区的制作过程，未涵盖器件外围终端区域的制作，但并不代表没有终端。作为选择，可以设计常规的结终端扩展(JTE)、浮场环(FLRs)、场板(FP)等结构作为终端保护作用，这里不在本发明中陈述。
[0069]第二实施例
[0070]在制作本发明的具有低关态损耗的SiC基超结IGBT之前对SiC的p+型衬底I的清洗与第一实施例相同，这里不再赘述。
[0071]其中p+型衬底I的掺杂浓度需满足特定的值，以满足一定的注入效率，大致为IX118Cnf3?3 X 1018cm—3，SiC的p+型衬底I可以经过机械加工和化学反应的方法对样品进行一系列的减薄、研磨、抛光、清洗等工艺，使样品表面达到所需要的厚度、平整度。
[0072]S1:参照图2，利用化学气相沉积或其他外延生长材料的方法在SiC的p+型衬底I上外延生长η+型缓冲层2。外延生长的源为硅烷或三氯氢硅、乙烯等或丙烷等，η+型缓冲层2的厚度为I?2wn，n+型缓冲层2的掺杂为2 X 117Cnf3?3 X 117Cnf3，所用掺杂源为氨气等气源，其中外延生长温度为1500 °C?1700 °C。
[0073]S2:参照图3，利用外延生长材料的方法或结合其他方法在步骤SI所制作的η+型缓冲层2上制作出呈横向交替性排列、且含有η-型柱区3和P-型柱区4的漂移层。η-型柱区3的掺杂浓度为2 X 1015cm—3?3 X 115Cnf3，厚度为50?55μπι，ρ-型柱区4掺杂为1.5 X 1015cm—3?
3.5 X 1015cm—3。!!-型柱区3和P-型柱区4的掺杂需满足电荷平衡，η-型柱区3和P-型柱区4具有相同的宽度。其中η-型柱区3和P-型柱区4所决定的半元胞宽度可以是10?12μπι。含有η-型柱区3和P-型柱区4的漂移层的制作方法与第一实施例中所述的方法相同。
[0074]步骤S3?步骤S9与实施例1中的相应步骤相同。
[0075]需要指出的是，步骤SI?步骤S9仅仅是器件有源区的制作过程，未涵盖器件外围终端区域的制作，但并不代表没有终端。作为选择，可以设计常规的结终端扩展(JTE)、浮场环(FLRs)、场板(FP)等结构作为终端保护作用，这里不在本发明中陈述。
[0076]第三实施例
[0077]在制作本发明的具有低关态损耗的SiC基超结IGBT之前对SiC的p+型衬底I的清洗与第一实施例相同，这里不再赘述。
[0078]其中p+型衬底I的掺杂浓度需满足特定的值，以满足一定的注入效率，大致为6.5X 1017cm—3?8.5 X 117Cnf3，SiC的p+型衬底I可以经过机械加工和化学反应的方法对样品进行一系列的减薄、研磨、抛光、清洗等工艺，使样品表面达到所需要的厚度、平整度。
[0079]S1:参照图2，利用化学气相沉积或其他外延生长材料的方法在SiC的p+型衬底I上外延生长η+型缓冲层2。外延生长的源为硅烷或三氯氢硅、乙烯等或丙烷等，η+型缓冲层2的厚度为I?2μπι，η+型缓冲层2的掺杂为1.8 X 1017cm—3?2.2 X 1017cm—3，所用掺杂源为氨气等气源，其中外延生长温度为1500°C?1700°C。
[0080]S2:参照图3，利用外延生长材料的方法或结合其他方法在SI步骤所制作的η+型缓冲层2上制作出呈横向交替性排列、且含有η-型柱区3和P-型柱区4的漂移层。η-型柱区3的掺杂浓度为2 X 1015cm—3?4 X 1015cm—3，厚度为95?100μπι，ρ-型柱区4掺杂为I.8 X 115Cnf3?
4.2 X 1015cm—3。!!-型柱区3和P-型柱区4的掺杂需满足电荷平衡，η-型柱区3和P-型柱区4具有相同的宽度。其中η-型柱区3和P-型柱区4所决定的半元胞宽度可以是20?24μπι。含有η-型柱区3和P-型柱区4的漂移层的制作方法与第一实施例中所述的方法相同。
[0081 ] 步骤S3?步骤S9与实施例1中的相应步骤相同。
[0082]需要指出的是，步骤SI?步骤S9仅仅是器件有源区的制作过程，未涵盖器件外围终端区域的制作，但并不代表没有终端。作为选择，可以设计常规的结终端扩展(JTE)、浮场环(FLRs)、场板(FP)等结构作为终端保护作用，这里不在本发明中陈述。
[0083]以上记载了本发明的优选实施例，但是本发明的精神和范围不限于这里所公开的具体内容。本领域技术人员能够根据本发明的教导而做出更多的实施方式和应用，这些实施方式和应用都在本发明的精神和范围内。本发明的精神和范围不由具体实施例来限定，而由权利要求来限定。
【主权项】
1.一种具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于，包括以下步骤: 在SiC第二导电类型的衬底(I)上外延生长第一导电类型的缓冲层(2); 在所述第一导电类型的缓冲层(2)上形成呈横向交替性排列、含有第一导电类型的柱区(3)和第二导电类型的柱区(4)的漂移层； 在包含所述第一导电类型的柱区(3)和第二导电类型的柱区(4)的漂移层之上外延形成第二导电类型的体区层(5); 通过离子注入或者外延生长在所述第二导电类型的体区层(5)上形成第一导电类型的源区(6)，进而通过离子注入形成第二导电类型的基区(7); 刻蚀SiC基片形成沟槽(701)，所述沟槽的深度越过所述第二导电类型的体区层(5)而进入到所述第一导电类型的柱区(3)内； 在所述沟槽(701)中形成栅氧化层(8); 在已形成所述栅氧化层(8)的所述沟槽(701)中形成栅电极(9);在所述第一导电类型的源区(6)和第二导电类型的基区(7)之上形成源极金属接触(10)，在所述SiC第二导电类型的衬底(I)的背面形成发射极金属接触(11)，并使其形成欧姆接触；以及 在所述栅电极(9)和源极金属接触(10)之上淀积钝化层，并通孔金属互连。2.根据权利要求1所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于，在所述第一导电类型的缓冲层(2)上形成呈横向交替性排列、含有第一导电类型的柱区(3)和第二导电类型的柱区(4)的漂移层的步骤进一步包括以下步骤: a)在所述第一导电类型的缓冲层(2)上外延生长第一导电类型的初始漂移层(30); b)在所述第一导电类型的初始漂移层(30)上沉积掩膜介质，实施光刻图形化，刻蚀所述掩膜介质形成掩膜层(301);以及 c)利用加速高能量，多次注入掺杂形成第二导电类型的漂移层(40)， 所述a?c的步骤重复进行，直至最终形成的所述第一导电类型的柱区(3)和所述第二导电类型的漂移层(40)的厚度达到预定的厚度。3.根据权利要求1所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于，在所述第一导电类型的缓冲层(2)上形成呈横向交替性排列、含有第一导电类型的柱区(3)和第二导电类型的柱区(4)的漂移层的步骤进一步包括以下步骤: 在所述第一导电类型的缓冲层(2)上外延生长第一导电类型的初始漂移层(30); 在所述第一导电类型的初始漂移层(30)上沉积掩膜介质，实施光刻图形化，刻蚀所述掩膜介质形成掩膜层(401); 刻蚀所述第一导电类型的初始漂移层(30)，形成沟槽(402)，刻蚀深度截止于所述第一导电类型的缓冲层(2);以及 去除所述掩膜层(401)，选择性的外延生长第二导电类型的漂移层(40)，最终所述第二导电类型的漂移层(40)填充所述沟槽(402)。4.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述SiC第二导电类型的衬底(I)的掺杂浓度为9X 118Cnf3?I X 102()cm—3，所述第一导电类型的缓冲层⑵的掺杂浓度为8X 117Cnf3?1.2X1018cm—3，所述第一导电类型的缓冲层(2)的厚度为I?2μπι，所述第一导电类型的柱区(3)的掺杂浓度为8 X 1015cm—3?5 X 1016cm—3，厚度为14?16μπι，所述第二导电类型的柱区(4)的掺杂浓度为7.8X 1015cm—3?5.1 X 1016cm―3，所述第一导电类型的柱区(3)和所述第二导电类型的柱区(4)所决定的半元胞宽度是5?7μπι05.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述SiC第二导电类型的衬底(I)的掺杂浓度为I X 118Cnf3?3X1018cm—3，所述第一导电类型的缓冲层⑵的掺杂浓度为2 X 117Cnf3?3X1017cm—3，所述第一导电类型的缓冲层⑵的厚度为I?2μπι，所述第一导电类型的柱区(3)的掺杂浓度为2 X 115Cnf3?3 X 1015cm—3，厚度为50?55μπι，所述第二导电类型的柱区(4)的掺杂浓度为1.5 X 1015cm—3?3.5 X 1015cm一3，所述第一导电类型的柱区(3)和所述第二导电类型的柱区(4)所决定的半元胞宽度是10?12μπι06.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述SiC第二导电类型的衬底(I)的掺杂浓度为6.5 X 117Cnf3?8.5 X 1017cm—3，所述第一导电类型的缓冲层⑵的掺杂浓度为1.8X 117Cnf3?2.2X1017cm—3，所述第一导电类型的缓冲层(2)的厚度为I?2μπι，所述第一导电类型的柱区(3)的掺杂浓度为2X 115CnT3?4X115Cnf3，厚度为95?ΙΟΟμπι，所述第二导电类型的柱区⑷的掺杂浓度为1.8 X 115Cnf3?4.2X 1015cm—3，所述第一导电类型的柱区(3)和所述第二导电类型的柱区(4)所决定的半元胞宽度是20?24μηι。7.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述第一导电类型的柱区(3)和第二导电类型的柱区(4)的宽度相同。8.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述第一导电类型的源区(6)的掺杂浓度为1.0X1'm—3?1.0X 1021cm—3，深度为0.2?0.5μπι，所述第二导电类型的基区(7)的掺杂浓度为1.0X 1019cm—3?I.0 X 102°cm—3，深度为0.2 ?0.5μπι09.根据权利要求1?3中任一项所述的具有低关态损耗的SiC基超结IGBT的制作方法，其特征在于， 所述源极金属接触(10)为60?10nm的N1、20?40nm的T1、60?10nm的Al的多层金属，所述源极金属接触(10)覆盖所述第一导电类型的源区(6)和第二导电类型的基区(7)。
【文档编号】H01L21/331GK106024627SQ201610587445
【公开日】2016年10月12日
【申请日】2016年7月22日
【发明人】申占伟, 张峰, 陈彤
【申请人】泰科天润半导体科技（北京）有限公司