自对准硅化物阻挡层的制造方法
【专利摘要】本发明提供一种自对准硅化物阻挡层的制造方法，采用不大于180W的刻蚀功率以及5sccm～7sccm的氧气流量来对所述自对准硅化物阻挡层进行干法刻蚀，可以减少刻蚀过程中的等离子体损伤，降低刻蚀产生的聚合物向半导体衬底边缘的扩散，达到兼顾刻蚀速率和刻蚀均匀性的效果，从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。
【专利说明】
自对准硅化物阻挡层的制造方法
技术领域
[0001] 本发明涉及半导体制造领域，尤其涉及一种自对准硅化物阻挡层的制造方法。
【背景技术】
[0002] 在半导体器件制造过程中，在形成半导体器件层之后，需要在特定区域形成金属 硅化物，用于降低接触电阻。在此过程中，通常需要采用自对准硅化物生成阻挡层（Self-aligned silicide block layer，SAB)来保护半导体器件层上不需要形成金属娃化物的区 域。业界目前广泛使用的自对准硅化物方案有氧化硅型SAB层和氧化硅/氮化硅组合型SAB 层。
[0003] 按照半导体器件的制备工艺，在自对准硅化物阻挡层形成之后，要对其进行干法 等离子体刻蚀，从而使其达到预设定的图案和厚度。图1为一种用于自对准硅化物阻挡层刻 蚀的典型的反应腔体的剖面结构示意图，晶圆20下面是提供静电吸引的下电极ll(ESC)，晶 圆20旁边有通过橡胶盘(viton disk) 15与下电极11密封连接的三条聚焦环(foucus ring) 12、13、14，三条聚焦环的主要用于聚焦等离子体，使等离子体尽量用来刻蚀而不被抽走，以 及改善晶圆边缘的刻蚀速率。在反应腔体中进行自对准硅化物阻挡层刻蚀过程中，如果采 用较高的刻蚀功率，例如大于300W，则自对准硅化物阻挡层的蚀刻速率较快，但是这会使得 反应腔体壁以及晶圆20顶部的聚焦环12(top ring)的温度比晶圆20高，刻蚀产生的聚合物 (polymer)会扩散到晶圆20的边缘，造成晶圆20中间区域和边缘区域之间存在较大的厚度 差，导致后续制程无法完全去除某些区域的自对准硅化物阻挡层，使得该区域无法形成金 属硅化物，造成器件失效，或者造成某些器件区产生等离子体损伤(plasma damage)，使得 器件性能偏移设计指标（例如阈值电压偏移），这都会严重影响到最终器件的性能以及良 率。
[0004] 因此，需要一种新的自对准硅化物阻挡层的制造方法，能够消除高功率干法刻蚀 产生的缺陷，得到均匀的、性能良好的自对准硅化物阻挡层。
【发明内容】
[0005] 本发明的目的在于提供一种自对准硅化物阻挡层的制造方法，能够消除高功率干 法刻蚀产生的等离子体损伤缺陷，得到均匀的、性能良好的自对准硅化物阻挡层，以避免器 件性能设计指标偏移，提尚广品良率。
[0006] 为解决上述问题，本发明提出一种自对准硅化物阻挡层的制造方法，包括以下步 骤：
[0007] 提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形 化光阻层；
[0008] 以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm~7sccm的 干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。
[0009] 进一步的，所述干法刻蚀工艺中，在射频电极的两极之间施加强度为0的磁场。
[ΟΟ?Ο] 进一步的，所述自对准娃化物阻挡层为富娃氧化物（silicon rich oxide，SRO)， 正硅酸乙酯(TEOS)，氧化硅(Si02)，氮化硅(SiN)，氮氧化硅(SiON)，或者为包括硅氧化物、 硅氮化物和硅氧化物的氧化物-氮化物-氧化物(0N0)结构。
[0011] 进一步的，所述自对准硅化物阻挡层的厚度为1 〇〇 Α~600Α。
[0012] 进一步的，在所述半导体衬底表面上形成自对准硅化物阻挡层之后、形成所述图 形化光阻层之前，对具有所述自对准硅化物阻挡层的半导体衬底进行去离子水清洗，并进 行退火处理。
[0013] 进一步的，在形成图形化的自对准硅化物阻挡层之后，采用灰化工艺去除所述图 形化光阻层并对灰化工艺后的器件进行湿法清洗。
[0014] 进一步的，所述半导体衬底上已形成有多晶硅栅极，且所述多晶硅栅极两侧的半 导体衬底中已形成有源区和漏区，所述图形化的自对准硅化物阻挡层暴露出所述源区和漏 区以及所述多晶硅栅极。
[0015] 进一步的，提供所述半导体衬底的过程包括：
[0016] 在半导体衬底上定义有源区和隔离区；在有源区的表面依次形成栅氧化层、多晶 硅栅极，以及位于栅氧化层和多晶硅栅极两侧的侧墙；以所述多晶硅栅极和侧墙为掩膜，对 所述多晶硅栅极两侧的有源区进行源漏区离子掺杂，形成源区和漏区；进行高温热退火处 理，对源区和漏区的离子进行激活并对源区和漏区的晶格进行修复。
[0017] 进一步的，所述干法刻蚀工艺中，采用功率为120W~180W。
[0018]进一步的，所述干法刻蚀工艺中，采用功率为150W。
[0019] 与现有技术相比，本发明的技术方案具有以下效果：
[0020] 1、采用不大于180W的刻蚀功率以及5sccm~7sccm的氧气流量来对所述自对准娃 化物阻挡层进行干法刻蚀，可以减少刻蚀过程中的等离子体损伤，降低刻蚀产生的聚合物 向半导体衬底边缘的扩散，达到兼顾刻蚀速率和刻蚀均匀性的效果，从而得到均匀的、性能 良好的图形化的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。
[0021] 2、此外，在刻蚀过程中施加0磁场，可以进一步减少刻蚀过程中等离子体向半导体 衬底边缘的聚集，进一步减少刻蚀过程中的等离子体损伤，提高器件性能和产品良率。
【附图说明】
[0022] 图1是现有的一种用于自对准硅化物阻挡层刻蚀的典型的反应腔体的剖面结构示 意图；
[0023] 图2是本发明具体实施例的自对准硅化物阻挡层的制造方法流程图；
[0024]图3A至3B是本发明具体实施例的自对准硅化物阻挡层的制造方法中的器件结构 剖面示意图；
[0025] 图4是本发明具体实施例的自对准硅化物阻挡层的制造过程中测试出的氧气流量 与刻蚀速率、均一性的关系曲线图。
【具体实施方式】
[0026] 为使本发明的目的、特征更明显易懂，下面结合附图对本发明的【具体实施方式】作 进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
[0027] 请参考图2,本发明提供一种自对准硅化物阻挡层的制造方法，包括以下步骤：
[0028] S1，提供半导体衬底，在所述半导体衬底表面上依次形成自对准娃化物阻挡层和 图形化光阻层；
[0029] S2,以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5SCCm~7SCCm 的干法刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。
[0030] 请参考图3A，在步骤S1中，提供的半导体衬底300表面上形成有多晶硅栅极304,且 所述多晶硅栅极304两侧的半导体衬底300中已形成有源区306和漏区307,提供所述半导体 衬底300的过程具体包括：
[0031] 首先，通过在半导体衬底300中注入杂质离子形成阱区，来定义有源区；
[0032]然后，在有源区两侧的区域制作浅沟槽隔离区301，浅沟槽隔离区301的上表面高 度可以高于半导体衬底300;
[0033]接着，在具有有源区的半导体衬底300表面上，顺序形成栅氧化层303、多晶硅栅极 304以及位于栅氧化层303和多晶硅栅极304两侧的侧墙305;
[0034]然后，以多晶硅栅极304和侧墙305为掩膜，对多晶硅栅极304两侧的有源区进行源 漏区尚子注入，形成源区306、漏区307。
[0035] 接着，进行高温热退火处理，对源区306、漏区307中的离子进行激活并对源区306、 漏区307的晶格进行修复。
[0036] 请继续参考图3A，在步骤S1中，在具有源区306、漏区307以及多晶硅栅极304的半 导体衬底300表面依次形成自对准硅化物阻挡层308以及图形化光阻层309，具体过程包括： [0037]首先，利用化学气相沉积（CVD)等方法在具有源区306、漏区307以及多晶硅栅极 304的半导体衬底300表面形成一层自对准硅化物阻挡层308(即SAB DEP工艺），所述自对准 娃化物阻挡层308可以为富娃氧化物（silicon rich oxide，SR0)，正娃酸乙酯(TE0S)，氧化 硅(Si02)，氮化硅(SiN)，氮氧化硅(SiON)，或者为包括硅氧化物、硅氮化物和硅氧化物的氧 化物-氮化物-氧化物(0N0)堆叠结构，例如采用单硅烷（SiH 4)、氧气(02)和稀有气体如氩 (Ar)的气体混合物作为制备气体，并将SiH4和0 2的比率设置成高于形成常规氧化硅的所用 比率，来通过等离子体化学气相沉积方法在半导体衬底300表面形成一层富硅氧化物作为 自对准硅化物阻挡层308;或者可以使用如二硅烷(Si 2H6)气体和四乙氧基硅烷(TE0S)气体 取代单硅烷气体，使用含氧气体如一氧化二氮(N 20)气体或者臭氧(03)取代氧气，来通过等 离子体化学气相沉积方法在半导体衬底300表面形成一层常规氧化硅作为自对准硅化物阻 挡层308;
[0038] 接着，对具有所述自对准硅化物阻挡层308的半导体衬底300进行去离子水清洗， 并进行快速退火处理，其中去离子水清洗可以去除沉积的自对准硅化物阻挡层308表面的 杂质等，快速热退火工艺可以使自对准硅化物阻挡层308变得致密，其中自对准硅化物阻挡 层308的厚度可以为1:00人~β〇〇Λ j例如为350 ;
[0039] 然后，在自对准硅化物阻挡层308表面上涂覆光刻胶，以覆盖自对准硅化物阻挡层 308的表面，经曝光、显影工艺后，去除多余光刻胶，于自对准硅化物阻挡层308的表面上形 成图形化光阻层309(SAB Photo工艺），且该图形化光阻层309定义了半导体衬底300上用于 生成自对准金属硅化物的位置，即覆盖在半导体衬底300的非自对准金属硅化物区域上方 的自对准硅化物阻挡层308上。
[0040] 请参考图3B，以图形化光阻层309为掩膜，对其下方的自对准硅化物阻挡层308进 行氧等离子体干法刻蚀，以获得图形化的自对准硅化物阻挡层，具体地:在氧化物刻蚀腔 (oxide etch chamber)内经辉光放电生成氧气等离子体，并用所述氧气等离子体对自对准 硅化物阻挡层308进行轰击，以完成反应离子刻蚀，同时起到清除光刻胶浮渣的作用。氧等 离子体干法刻蚀工艺中，氧气的流量为5sccm~7sccm，功率不大于180W，例如为120W~ 180W，在射频电极的两极之间施加的磁场(B-Field)为0。如图4所示，经测试，采用该工艺条 件，氧等离子体轰击对晶圆片造成的等离子体损伤小，且刻蚀选择比较高，能够兼顾自对准 硅化物阻挡层308的刻蚀速率(ER)以及刻蚀均一性(3-sigma)，从而能够得到均匀的、性能 良好的图形化的自对准硅化物阻挡层，以避免器件性能设计指标偏移，提高产品良率。例 如，在氧气的流量为5sccm，功率为150W，磁场为0的干法刻蚀工艺条件下，自对准硅化物阻 挡层308的刻蚀速率(ER)为608 A/min,刻蚀均一性（3-sigma)为13% ;在氧气的流量为 7SCCm，功率为150W，磁场为0的干法刻蚀工艺条件下，自对准硅化物阻挡层308的刻蚀速率 (ER)为580 A/min,刻蚀均一性(3-sigma)为10% ;而在氧气的流量为3SCCm，功率为150W， 磁场为〇的干法刻蚀工艺条件下，自对准娃化物阻挡层308的刻蚀速率(ER)为 蚀均一性(3-Sigma)为30%;在氧气的流量为lOsccm，功率为150W，磁场为0的干法刻蚀工艺 条件下，自对准娃化物阻挡层308的刻蚀速率(ER)为 :543:A/nxin,刻蚀均一1性(3-sigma)为 18%〇
[0041 ]本实施例中步骤S2对自对准硅化物阻挡层308的氧等离子体干法刻蚀可以将自对 准硅化物阻挡层308完全刻蚀到位，也可以仅仅去除大部分多余自对准硅化物阻挡层308， 并未完全打开自对准硅化物阻挡层308，因此获得的图形化的自对准硅化物阻挡层可以完 全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面，也 可以还未完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304 的表面。
[0042] 之后，可以采用灰化工艺(ashing)去除所述图形化光阻层309(即干法去胶过程）， 并对灰化工艺后的器件进行湿法清洗（即湿法去胶过程），以去除残留的图形化光阻层309 以及刻蚀自对准硅化物阻挡层308产生的残留物。优选的，当步骤S2中图形化的自对准硅化 物阻挡层308未完全暴露出半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅 极304的表面时，在湿法清洗之后，可以继续采用稀氢氟酸(DHF)湿法刻蚀对图形化的自对 准硅化物阻挡层308进行快速刻蚀，以彻底去除多余自对准硅化物阻挡层308,完全暴露出 半导体衬底300的部分源区306、部分漏区307以及部分多晶硅栅极304的表面。
[0043] 之后，可以在图形化的自对准硅化物阻挡层表面以及暴露出的半导体层衬底300 表面依次沉积TiN或TaN粘附层、金属层，并于退火工艺后去除多余的金属层，从而在暴露出 的半导体层衬底300表面上形成自对准金属硅化物。其中沉积的金属层的材料可以包括Ti、 Ta、Ni、Pt、Co、W、Mn中的一种或多种。
[0044] 综上所述，本发明的自对准硅化物阻挡层的制造方法，采用不大于180W的刻蚀功 率以及5sccm~7sccm的氧气流量来对所述自对准娃化物阻挡层进行干法刻蚀，可以减少刻 蚀过程中的等离子体损伤，降低刻蚀产生的聚合物向半导体衬底边缘的扩散，达到兼顾刻 蚀速率和刻蚀均匀性的效果，从而得到均匀的、性能良好的图形化的自对准硅化物阻挡层， 以避免器件性能设计指标偏移，提高产品良率。此外，在刻蚀过程中施加0磁场，可以进一步 减少刻蚀过程中等离子体向半导体衬底边缘的聚集，进一步减少刻蚀过程中的等离子体损 伤，提尚器件性能和广品良率。
[0045]显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神 和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之 内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种自对准硅化物阻挡层的制造方法，其特征在于，包括以下步骤： 提供半导体衬底，在所述半导体衬底表面上依次形成自对准硅化物阻挡层和图形化光 阻层； 以所述图形化光阻层为掩膜，采用功率不大于180W、氧气流量为5sccm~7sccm的干法 刻蚀工艺刻蚀所述自对准硅化物阻挡层，以形成图形化的自对准硅化物阻挡层。2. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述干法刻蚀工 艺中，在射频电极的两极之间施加强度为〇的磁场。3. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述自对准硅化 物阻挡层为富硅氧化物，正硅酸乙酯，氧化硅，氮化硅，氮氧化硅，或者为包括硅氧化物、硅 氮化物和硅氧化物的氧化物-氮化物-氧化物结构。4. 如权利要求1或3所述的自对准硅化物阻挡层的制造方法，其特征在于，所述自对准 硅化物阻挡层的厚度为IOOA~600A。5. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，在所述半导体衬 底表面上形成自对准硅化物阻挡层之后、形成所述图形化光阻层之前，对具有所述自对准 硅化物阻挡层的半导体衬底进行去离子水清洗，并进行退火处理。6. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，在形成图形化的 自对准硅化物阻挡层之后，采用灰化工艺去除所述图形化光阻层并对灰化工艺后的器件进 行湿法清洗。7. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述半导体衬底 上已形成有多晶硅栅极，且所述多晶硅栅极两侧的半导体衬底中已形成有源区和漏区，所 述图形化的自对准硅化物阻挡层暴露出所述源区和漏区以及所述多晶硅栅极。8. 如权利要求7所述的自对准硅化物阻挡层的制造方法，其特征在于，提供所述半导体 衬底的过程包括： 在半导体衬底上定义有源区和隔离区；在有源区的表面依次形成栅氧化层、多晶硅栅 极，以及位于栅氧化层和多晶硅栅极两侧的侧墙；以所述多晶硅栅极和侧墙为掩膜，对所述 多晶硅栅极两侧的有源区进行源漏区离子掺杂，形成源区和漏区；进行高温热退火处理，对 源区和漏区的离子进行激活并对源区和漏区的晶格进行修复。9. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述干法刻蚀工 艺中，采用功率为120W~180W。10. 如权利要求1所述的自对准硅化物阻挡层的制造方法，其特征在于，所述干法刻蚀 工艺中，采用功率为150W。
【文档编号】H01L21/311GK106024622SQ201610596123
【公开日】2016年10月12日
【申请日】2016年7月27日
【发明人】陈宏
【申请人】上海华虹宏力半导体制造有限公司